數(shù)字頻率計(jì)課程設(shè)計(jì)-wenkub
2023-07-12 09:01:41 本頁(yè)面
【正文】 al volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, munication equipments and audio frequency video frequency...etc..The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change the foundation that doesn39。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)。具有體積小、可靠性高、功耗低的特點(diǎn)。它不僅可以測(cè)量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期特性的信號(hào)的頻率，而且還可以測(cè)量它們的周期。經(jīng)過(guò)改裝，可以測(cè)量脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x；可以測(cè)量電容做成數(shù)字式電容測(cè)量?jī)x；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。關(guān)鍵詞：FPGA芯片、VHDL語(yǔ)言、數(shù)字頻率計(jì)、數(shù)字頻率計(jì)原理圖、EDA技術(shù)AbstractDigital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequency of the signal of characteristic, and can also measure their been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument。t change hardware electric circuit, carries on various function that the improvement can also raise system further to the number39。技術(shù)性能指標(biāo)及分工1）能夠測(cè)量正弦波、三角波、鋸齒波、矩形波等周期性信號(hào)的頻率；2）能直接用十進(jìn)制數(shù)字顯示測(cè)得的頻率；3）頻率測(cè)量范圍：1HZ~999999HZ；4）測(cè)量時(shí)間：T=；5）用CPLD/FPGA可編程邏輯器件實(shí)現(xiàn)；進(jìn)度安排：2011/06/27 集體針對(duì)設(shè)計(jì)進(jìn)行分析、討論，確定好分工，明確設(shè)計(jì)進(jìn)度，以及對(duì)設(shè)計(jì) 總體上有個(gè)了解。07/06—07/07 最后分析整理，書(shū)寫(xiě)課程設(shè)計(jì)報(bào)告。目前許多高精度的數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來(lái)實(shí)現(xiàn)，然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測(cè)頻速度比較慢，并且在這種設(shè)計(jì)中，由于PCB版的集成度不高，導(dǎo)致PCB板走線長(zhǎng)，因此難以提高計(jì)數(shù)器的工作頻率。以QUARTUS II軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。 設(shè)計(jì)原理 頻率計(jì)設(shè)計(jì)原理數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。閘門(mén)時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。數(shù)字式頻率計(jì)的測(cè)量原理有兩類：一是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~999999Hz。當(dāng)tsten為高電平1時(shí)，允許計(jì)數(shù)；為低電平0時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。第2章 頻率計(jì)測(cè)量頻率的層次化設(shè)計(jì)方案頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門(mén)信號(hào)），閘門(mén)信號(hào)的寬度為單位時(shí)間，如1S。同時(shí)產(chǎn)生400HZ的信號(hào)來(lái)控制數(shù)碼管顯示。entity lpm_counter0 is port(clock: in std_logic 。architecture syn of lpm_counter0 is signal q1,q2 :std_logic。event and clock=39。 掃描信號(hào) if t2=400 then t2:=1。 else t1:=t1+1。 clk_div1 =q1。經(jīng)過(guò)分頻后產(chǎn)生1HZ的基準(zhǔn)信號(hào)，從clkq輸出。use 。計(jì)數(shù)器清零信號(hào) load:out std_logic)。event and clk=39。 end process。039。039。 鎖存器輸出與計(jì)數(shù)器使能信號(hào)反相 tsten=div2clk。當(dāng)高電平1時(shí)允許計(jì)數(shù)器計(jì)數(shù)，低電平0時(shí)禁止計(jì)數(shù)。use 。 計(jì)數(shù)進(jìn)位end t10。 then cqi=0000。 then if en=39。 等于9則計(jì)數(shù)器清零 end if。產(chǎn)生進(jìn)位process(cqi) begin if cqi=1001 then c10=39。 end if。在項(xiàng)目編譯仿真成功后，用于以下的頂層設(shè)計(jì)。use 。 dout: out std_logic_vector(23 downto 0))。139。end art。use 。鎖存器輸入的24位信號(hào) dataout: out std_logic_vector(3 downto 0)。 begin clk同掃描頻率clk循環(huán)變化 process(clk) begin if rising_edge(clk) then if clk 5 thenclk=clk+1。
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