【正文】 輸入信號電壓幅度為50mV～5V。頻率檢測是電子測量領(lǐng)域的最基本也是最重要的測量之一。利用E D A 仿真技術(shù)與V H D L 語言的功能來完成六位頻率計(jì)的仿真設(shè)計(jì)。當(dāng)計(jì)數(shù)使能和時鐘信號同時出現(xiàn)低電平的時候，計(jì)數(shù)復(fù)位信號有效，將計(jì)數(shù)器清零，從新開始計(jì)數(shù)。~設(shè)計(jì)整體原理圖，下載仿真，并對整個仿真圖編譯通過。采用VDHL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。不但集成度遠(yuǎn)遠(yuǎn)超過了以往的數(shù)字頻率計(jì),而且在基準(zhǔn)頻率及精度等外部條件的允許下,根據(jù)不同場合的精度要求,對硬件描述語言進(jìn)行一定的改動,使系統(tǒng)在精度提高的同時,用較少的器件來實(shí)現(xiàn)系統(tǒng)的功能,從而降低系統(tǒng)的整體造價。 工作內(nèi)容和要求：1. 構(gòu)建大體的設(shè)計(jì)方案，并了解其內(nèi)容。這樣，計(jì)數(shù)顯示電路所記錄和顯示的只是門控信號作用期間即閘門時間內(nèi)，輸入脈沖的個數(shù)。 ena : out std_logic。 then div2clk=not div2clk。139。 頻率控制模塊CNT12 十二進(jìn)制CNT12六位十進(jìn)制計(jì)數(shù)器模塊包含六個級聯(lián)十進(jìn)制計(jì)數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。end t10。event and clk=39。 end if。=cqi。在這個模塊的設(shè)計(jì)中，用到了以上介紹的各個模塊，它實(shí)現(xiàn)的對是整個系統(tǒng)的控制。 end plj。end ponent。 led : out std_logic_vector(3 downto 0) )。begin u1 : t10 port map(clk=f_in, clr=clr1,ena=ena1, cq=cq1,cout=cout1)。 u9 : reg4 port map(clk=lock1,cq=cq2, led=led2)。 u16:decode port map(qin = led4,qout=dula_temp4)。 begin if mclk39。 end if。139。dula=dula_temp2。dula=dula_temp6。use 。139。 譯碼模塊DECODER的程序如下：library ieee。 end behave。END MUX41。 四選一選擇器MUX41 四進(jìn)制計(jì)數(shù)器CNT4的VHDL語言源程序 四進(jìn)制計(jì)數(shù)器CNT4的程序如下：Library ieee。EVENT AND CLK=39。END BHV。SIGNAL CLK_TEMP :STD_LOGIC。END IF。 測試 頻率測試 把下載到EDA實(shí)驗(yàn)箱上的頻率計(jì)對EDA實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行測試，對照 ，看設(shè)計(jì)的程序是否正確。此次畢業(yè)設(shè)計(jì)我深深地體會到了，由于編程的時候沒有做到足夠的細(xì)心，導(dǎo)致一串代碼弄混了。對我而言，知識上的收獲重要，精神上的豐收更加可喜。畢業(yè)設(shè)計(jì)（論文）成績評定表一、指導(dǎo)教師評分表（總分為70分）序 號考 核 項(xiàng) 目滿 分評 分1工作態(tài)度與紀(jì)律102調(diào)研論證103外文翻譯54設(shè)計(jì)（論文）報告文字質(zhì)量105技術(shù)水平與實(shí)際能力156基礎(chǔ)理論、專業(yè)知識與成果價值157思想與方法創(chuàng)新5合計(jì)70指導(dǎo)教師綜合評語： 指導(dǎo)教師簽名： 年 月 日 二、答辯小組評分表（總分為30分）序 號考 核 項(xiàng) 目滿 分評 分1技術(shù)水平與實(shí)際能力52基礎(chǔ)理論、專業(yè)知識與成果價值53設(shè)計(jì)思想與實(shí)驗(yàn)方法創(chuàng)新54設(shè)計(jì)（論文）報告內(nèi)容的講述55回答問題的正確性10合計(jì)30答辯小組評價意見（建議等第）： 答辯小組組長教師簽名： 年 月 日三、系答辯委員會審定表1． 審定意見2．審定成績（等第）_____ ___ 系主任簽字：。人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。最終在調(diào)試的時候，就出現(xiàn)了問題。第8章 結(jié)束語采用常規(guī)電路設(shè)計(jì)數(shù)字頻率計(jì)，所用的器件較多、連線比較復(fù)雜，而且存在延時較大、測量誤差較大、可靠性低的缺點(diǎn)。CLK8HZ=CLK_TEMP。EVENT AND CLK=39。USE 。 THENIF A=11 THEN A=00。Use 。ELSIF(SEL=01)THEN DATA=B。 MUX41程序如下：LIBRARY IEEE。use 。 end if。entity reg4 is 鎖存器port( clk : in std_logic。 end case。dula=dula_temp3。 if count=6 then count := 0。 end if。139。 u18:decode port map(qin = led6,qout=dula_temp6)。 u11 : reg4 port map(clk=lock1,cq=cq4, led=led4)。 u3 : t10 port map(clk=cout2,clr=clr1,ena=ena1, cq=cq3,cout=cout3)。ponent decode port (qin : in std_logic_vector(3 downto 0)。 ena : out std_logic。 signal led1,led2,led3,led4,led5,led6 : std_logic_vector(3 downto 0)。use 。end behav。end if。 then if CS=39。 begin if clr=39。 十進(jìn)制計(jì)數(shù)器的程序如下：Library ieee。039。 end process。 lock : out std_logic )。 頻率控制信號的輸入信號是1HZ，將時鐘信號clk 兩分頻后分別取反賦給鎖存使能lock和計(jì)數(shù)使能端ena，這樣計(jì)數(shù)完成后就能實(shí)現(xiàn)數(shù)據(jù)的鎖存。 3. 對底層的每個電路模塊的設(shè)計(jì)，并通過軟件MAX+PLUS2完成程序的編寫通過。數(shù)字頻率計(jì)是數(shù)字電路中的一個典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。 Increase to spread a feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc..Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, and return an ability as to it39。~再次修改完善論文五、指導(dǎo)教師意見：　　　　　　　　　　　　 指導(dǎo)教師簽名： 年 月 日六、系部意見：　　　　　　　　　　　 系主任簽名： 年