基于cpld技術(shù)的頻率計(jì)設(shè)計(jì)及制作(存儲(chǔ)版)
【正文】 ........8 Max+PlusⅡ開發(fā)工具.........................................8 本章小結(jié)...................................................9第2章 頻率計(jì)的設(shè)計(jì)原理及設(shè)計(jì)內(nèi)容..................................10 頻率計(jì)的技術(shù)性能指標(biāo).......................................10 頻率計(jì)的設(shè)計(jì)原理...........................................10 頻率計(jì)測(cè)量周期原理.........................................................12 頻率計(jì)所需四種器件的VHDL文件及波形仿真.....................13 帶時(shí)鐘使能十進(jìn)制計(jì)數(shù)器..................................13 測(cè)頻控制信號(hào)發(fā)生器......................................14 32位鎖存器.............................................15 顯示譯碼器LED 7........................................16 頂層文件的編寫..............................................17 電路的設(shè)計(jì)及輸入............................................19第3章 下載調(diào)試 ....................................................22 編譯和管腳配置..............................................22 ..............................................22 編程下載................................................22 測(cè)試....................................................22 頻率測(cè)試.............................................22 周期測(cè)試.............................................22心得體會(huì)............................................................22結(jié)束語..............................................................23致謝................................................................23附錄................................................................23參考文獻(xiàn)............................................................前 言CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷哂虚T陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。概 述近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。這樣，一塊芯片就是一個(gè)數(shù)字電路系統(tǒng)。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于MCU的撫慰不可靠和PC的跑飛等問題。設(shè)計(jì)者利用以上這些庫(kù)及自己添加的宏功能模塊，可大大減輕設(shè)計(jì)的工作量。（2）頻率計(jì)測(cè)量頻率的原理圖頻率計(jì)測(cè)量頻率的原理圖如下：脈沖形成模 塊計(jì)數(shù)模塊譯碼顯示模塊控制模 塊量程自動(dòng)切換模塊分頻模 塊鎖存信號(hào)清零使能被測(cè)信號(hào)基準(zhǔn)信號(hào)（3） 測(cè)頻控制信號(hào)發(fā)生器的工作時(shí)序如下圖所示：（4） 電路設(shè)計(jì)原理框圖如下圖所示： 頻率計(jì)測(cè)量周期原理 （1）頻率計(jì)測(cè)量周期的原理頻率計(jì)測(cè)量周期需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)基準(zhǔn)信號(hào)在被測(cè)信號(hào)一個(gè)周期內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的使能信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖存器的鎖存信號(hào)使電路正常工作，再設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測(cè)量范圍更廣。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，他根據(jù)設(shè)計(jì)需求，選用器件、繪制原理圖、完成輸入過程。 綜合完成后需要檢查綜合結(jié)果是否和設(shè)計(jì)一致，做綜合后仿真。實(shí)現(xiàn)和布局布線CPLD結(jié)構(gòu)相對(duì)簡(jiǎn)單得多，其資源有限而且布線資源一般為交叉連接矩陣，故CPLD的布局布線過程相對(duì)簡(jiǎn)單明朗的多，一般稱為適配過程。該仿真的仿真延時(shí)文件包含的延時(shí)信息最全，不僅包含了門延時(shí)，還包含了實(shí)際布線延時(shí)，所以布局布線后仿真最準(zhǔn)確，能夠較好的反映芯片的實(shí)際工作情況。 設(shè)計(jì)研發(fā)的最后步驟就是在線調(diào)試或?qū)⑸傻脑O(shè)置文件寫入芯片中進(jìn)行測(cè)試。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。 電路設(shè)計(jì)完成以后，要用專用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)需求。目前主流綜合工具日益成熟，對(duì)于一般性的設(shè)計(jì)，如果設(shè)計(jì)者確信自己標(biāo)注明確，沒有綜合歧義發(fā)生，則可省略該步驟。剛拿到題目時(shí)的不知從何下手，和自己題目相近的同學(xué)討論對(duì)策，不停反復(fù)的看書查資料，尋求幫助，實(shí)際電路的連接與測(cè)試，每個(gè)過程都是設(shè)計(jì)的關(guān)鍵所在。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。我從老師那里學(xué)到的不僅僅是知識(shí)，更重要的是對(duì)事業(yè)忘我的追求、高度的使命感、責(zé)任感及和藹熱情的品質(zhì)，這些將使我受益一生，并將激勵(lì)我不斷向前奮進(jìn)。最后在老師的指導(dǎo)下成功的完成了。 把下載到EDA實(shí)驗(yàn)箱上的頻率計(jì)對(duì)EDA實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行周期測(cè)試，計(jì)算出其理論周期，對(duì)照測(cè)得的周期時(shí)發(fā)現(xiàn)與計(jì)算出的周期一致。綜合后仿真雖然比功能仿真精確一些，
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