基于eda技術(shù)的數(shù)字頻率計設(shè)計畢業(yè)論文(存儲版)
【正文】 ss(scan_clk,din1,din2,din3,din4)begincase scan_clk iswhen00=bus4=din1。when others=bus4=din1。entity decl7s isport(a:in std_logic_vector(3 downto 0)。when0101= led7s=1101101。end one。a,b:out std_logic)。elsif clk39。end if。圖41 頻率計主體電路頂層原理圖對上面的測頻總電路圖進(jìn)行仿真，其波形圖如圖42所示。cq:out std_logic_vector(3 downto 0)。)。039。039。其原理圖如圖55所示。architecture behav of zhou_jiafa issignal x:std_logic_vector(8 downto 0)。139。end process。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。44。圖59 加法器和觸發(fā)器電路圖將設(shè)計的電路進(jìn)行仿真，其波形圖如圖510：圖510 加法器和觸發(fā)器電路仿真波形圖其波形圖正確無誤，生成可調(diào)用元件圖如圖511：圖511 法器和觸發(fā)器電路符號在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)測頻原理圖，把上面的各個模塊按照圖61連接起來。end if。elsif clk39。a,b,c:out std_logic)。圖52 部分電路連接原理圖編譯成功后進(jìn)行仿真，其波形仿真如圖53：圖53部分電路連接原理圖的仿真波形圖其波形正確無誤，將其電路生成能調(diào)用的元件圖如圖54：圖54 部分電路連接的電路符號該模塊主要根據(jù)輸入被測信號，產(chǎn)生計數(shù)允許計數(shù)信號EN，該信號的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的被測信號周期相同；產(chǎn)生清零信號RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。139。 thenif cqi11 then cqi:=cqi+1。 then cqi:=(others=39。use 。編譯成功后，生成如下元件：圖324加法器的電路符號將生成的加法器和觸發(fā)器按如圖325所示的電路連接。039。039。use 。end case。when0011= led7s=1001111。編譯成功后生成元件圖如圖320所示：圖320 動態(tài)掃描電路3）七段數(shù)碼管驅(qū)動電路的VHDL設(shè)計library ieee。when11=bus4=din4。scan_clk=scan(1 downto 0)。139。din3:in std_logic_vector(11 downto 8)。動態(tài)掃描顯示的VHDL源程序如下。end behav。din:in std_logic_vector(3 downto 0)。編譯成功后進(jìn)行仿真，其仿真波形如圖314：圖314四選一數(shù)據(jù)選擇器仿真波形其仿真波形真確無誤后生成元件符號圖如下圖所示。case x iswhen00= y=c1。use 。編譯成功后生成如圖37所示電路符號：圖37 D觸發(fā)器的電路符號將生成的75進(jìn)制計數(shù)器、11進(jìn)制計數(shù)器、10進(jìn)制計數(shù)器和非門按下圖連接來得到1S高電平門閘信號。begin process(clk)begin if clk39。end process。end if。139。architecture behav of jishu11 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。end behav。end if。 thenif en=39。beginif rst=39。（1）75進(jìn)制計數(shù)器的程序如下：library ieee。編譯成功后進(jìn)行仿真，其仿真波形如圖31所示：圖31十進(jìn)制計數(shù)器仿真波形圖在項目編譯仿真成功后，用于電路的頂層設(shè)計。139。 thenif cqi9 then cqi:=cqi+1。 then cqi:=(others=39。use 。在不更改硬件電路的基礎(chǔ)上，對系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能。根據(jù)數(shù)字頻率計的基本原理，本文設(shè)計方案的基本思想是分為五個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為分頻模塊、控制模塊、計數(shù)模塊、譯碼模塊和量程自動切換模塊等幾個單元，并且分別用VHDL對其進(jìn)行編程，實現(xiàn)了閘門控制信號、計數(shù)電路、鎖存電路、顯示電路等。本設(shè)計用VHDL在CPLD器件上實現(xiàn)數(shù)字頻率計測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)行測量。因此數(shù)字頻率計在測量物理量方面應(yīng)用廣泛。本頻率計設(shè)計測量頻率的基本原理是，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把標(biāo)準(zhǔn)時間內(nèi)的計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。隨著設(shè)計層次向下進(jìn)行，系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，隨時可以根據(jù)需要加以調(diào)整，從而保證了設(shè)計結(jié)果的正確性，縮短了設(shè)計周期，設(shè)計規(guī)模越大，這種設(shè)計方法的優(yōu)勢越明采用VDHL編程設(shè)計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。use 。139。139。if cqi=9 then cout=39。在源程序中COUT是計數(shù)器進(jìn)位輸出；CQ[3..0]是計數(shù)器的狀態(tài)輸出；CLK是始終輸入端；RST是復(fù)位控制輸入端，當(dāng)RST=1時，CQ[3..0]=0；EN是使能控制輸入端，當(dāng)EN=1時，計數(shù)器計數(shù)，當(dāng)EN=0時，計數(shù)器保持狀態(tài)不變。本設(shè)計中選取的基準(zhǔn)信號頻率為750khz，為了得到1s高電平的周期性閘門信號，本設(shè)計采用對頻率為750khz基準(zhǔn)信號先進(jìn)行75分頻，再進(jìn)行3個10分頻，最后進(jìn)行11分頻，再用非門對分頻出的信號進(jìn)行取非變換，這樣得到的門閘信號高電平為1秒鐘。architecture behav of jishu75 isbeginprocess(clk,rst,en)variable
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