【正文】 。when start_f100k|f100k_t|f100k_over|f100k_low, 39。when others。 end case。 when f1k_over= if ldt=39。and t1some=39。 end if。 end if。 end if。 when f100k_low= if ldt=39。and t1some=39。then state=f100k_over。139。 tover,this0,ldt,t1some:in std_logic。這樣就保證了有足夠的顯示時間。 then qnum=d。 qnum : out std_logic_vector(31 downto 0))。其輸出 CO 若有高電平輸出，則表明計數(shù)結(jié)果超過 ，計數(shù)器計數(shù)溢出。其圖如（附圖）等精度頻率計原理圖所示： 原理圖說明：以 4KHZ 時鐘為本電路的基準(zhǔn)頻率，基準(zhǔn)時鐘 CLK 進(jìn)入 T 觸發(fā)器（保證與時鐘同步）產(chǎn)生上述 onepluse 程序所要的 apluse 周期為 的脈沖，同時用 10分頻模塊產(chǎn)生周期分別為 , 脈沖。 y :out std_logic)。 脈沖取樣器的波形仿真： 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 18 圖 脈沖取樣器的波形仿真圖 （ 3）仿真結(jié)果說明：該程序所產(chǎn)生的輸出脈沖 blevel 恰好是輸入方波 apluse 的一個周期，且方波 apluse 須與時鐘 clk 保持一定的同步，這樣才能使輸出達(dá)到所需要的要求。 end process。 then state=third。event and clk=39。 blevel: out std_logic)。 end if。139。039。 architecture decade of ctmn10 is signal t:std_logic_vector(3 downto 0)。 分頻器 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 15 分頻器由 3 個十進(jìn)制計數(shù)器和 3個脈沖取樣器實現(xiàn)。脈沖信號由 fsin 引腳 輸入到 trl 模塊，由 clr 引腳和 fdiv 輸出信號 q 共同決定 fsin 的有效性，并由 td 實現(xiàn)自適應(yīng)控制，當(dāng) fsin 的頻率高出或低于某個量程， trl 模塊會根據(jù)具體的值選擇相應(yīng)合適的量程 (本設(shè)計共有分為 1~9999Hz、10~、 100~、 1M~999M 等四個量程 )。電路形式采用由 555 定時器所構(gòu)成的施密特觸發(fā)器。 M/T 法的核心思想是通過閘門信號與被測信號同步，將閘門時間 t控制為被測信號周期長度的整數(shù)倍。閘門電路由標(biāo)準(zhǔn)秒信號進(jìn)行控制，當(dāng)秒信號來到時，閘門開通．被測脈沖信號 通過閘門送到計數(shù)譯碼顯示電路。 （ 3）對于脈寬測試功能，測試范圍為 us～ 1s，測試精度為 us。 （ 2） 與結(jié)構(gòu)無關(guān) Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 FPGA 廠家工具指的是如 Altera 的 Max+PlusII、 QuartusII， Xilinx 的Foundation、 Alliance、 等。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可 。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。而 FPGA 卻是有很多的連接單元，這樣雖然讓 它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。另外一種方法是用 CPLD（復(fù)雜可 編程邏輯器件備）。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。電子設(shè)計自動化 EDA（ Electronic Design Automation）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，是一種以計算機(jī)為基本工作平臺 ,利用計算機(jī)圖形學(xué)拓?fù)溥壿媽W(xué)、計算數(shù)學(xué)以致人工智能學(xué)等多種計算機(jī)應(yīng)用科學(xué)的最新成果而開發(fā)出來的一整套軟件工具。實現(xiàn)方法靈活，調(diào)試方便，修改容易 。本次實驗設(shè)計中采用的是第三種測頻方案。 方案二：對被信號的周期進(jìn)行測量，再利用Ｆ＝１／Ｔ（頻率＝１／周期）可得頻率。測量頻率的方法有多種 ,其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。但當(dāng)被測信號的周期較短時，會使精度大大下降。 方案二：采用可編 程邏輯器件（ CPLD）制作 。 現(xiàn)場可編程門陣列 FPGA(Field Programmable GateArray)屬于 ASIC 產(chǎn)品，基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 2 通過軟件編程對目標(biāo)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時對設(shè)計進(jìn)行調(diào)整，具有集成度高、結(jié)構(gòu)靈活、開發(fā)周期短、快速可靠 性高等特點，數(shù)字設(shè)計在其中快速發(fā)展。 等精度頻率計是數(shù)字電路中的典型應(yīng)用，在現(xiàn)代電子領(lǐng)域中是不可缺少的電子測量儀器。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。 CPLD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。因此， FPGA 的使用非常靈活。 (c)前仿真 說明： 一般來說，對 FPGA 設(shè)計這一步可以跳過不做，但可用于 debug 綜合有無問題。 （ 5） 模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進(jìn)行選擇從而使設(shè)計環(huán)境用戶化。若在一定時間間隔 T 內(nèi)測得這個周期性信號的重復(fù)變化次數(shù) N，則其頻率可衰示為f=N/T 。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 11 目前，有三種常用的數(shù)字頻率測量方法：直接測量法 (以下稱 M法 )、周期測量法 (以下稱 T 法 )和綜合測量法 (以下稱 M/T 法 )。 系統(tǒng)的硬件框架設(shè)計 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 12 本系統(tǒng)由脈沖輸入電路、整形電路、核心控制電路 (由 FPGA 構(gòu)成 )和輸出顯示電路組成，如圖 2所示。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 13 系統(tǒng)設(shè)計與方案論證 設(shè)計采用實驗教學(xué)中常用的 altera 公司的 FLEX10K10 系列芯片，該芯片的反應(yīng)時間可達(dá) ns級，頻率計的測頻范圍可為 1Hz～ 999MHz。 第 四 章 等精度頻率計 的設(shè)計 系統(tǒng)設(shè)計 電路原理圖 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 14 圖 3 示 意圖中的各模塊用 VHDL 語言生成后，再生成圖 3 所示的示意圖，經(jīng)編譯鏈接之后就可以下載到系統(tǒng)中。 use 。 co=39。) then t=0000。 end if。 程序說明：此程序為十進(jìn)制加法計數(shù)器，整個計數(shù)器的工作方式是在時鐘脈沖信號上升沿之際，計數(shù)值就會加 1，且計數(shù)器的計數(shù)范圍是 0～ 9（即十進(jìn)制的 0～9）。 signal state: state_type。139。139。 when second, 39。而時基信號的產(chǎn)生是由 10 分頻程序（ ctmn10）和 onepluse 脈沖產(chǎn)生程序所生成的電路模塊組成。 end haves。 計數(shù)器的電路設(shè)計 （ 1）計數(shù)器 是用來記錄被測信號在閘門時間內(nèi)的脈沖個數(shù)。 鎖 存器的電路設(shè)計 鎖存器是把計數(shù)器的計數(shù)結(jié)果鎖入鎖存器，不會由于周期性的清零信號 reset對計數(shù)器進(jìn)行清零，為下 1S 的計數(shù)操作準(zhǔn)備。139。 end s_haves。 控制電路的設(shè)計 控制電路由一個 控制器來完成，它能根據(jù)外圍部件的狀態(tài)，發(fā)出相應(yīng)的控制信號，使系統(tǒng)正常運轉(zhuǎn)，根據(jù)要求來可用狀態(tài)機(jī)來描述。 hundot,tendot,unitdot :out std_logic)。event and clk=39。139。 end if。 end if。then state=f10k_low。then state=start_f100k。139。 end if。 end if。 with state select sel_std_f=00when start_f100k|f100k_t|f100k_over|f100k_low, 01when start_f10k|f10k_t|f10k_over|f10k_low, 10when start_f1k|f1k_t|f1k_over|f1k_low, 11when others。when start_f10k|f10k_t|f10k_over|f10k_low, 39。 with state select clear=39。039。 （ 1）脈沖同步器（ SYNCIR） 脈沖同步器是為了控制信號與時鐘同步，從而讓計數(shù)器及時準(zhǔn)確的作出響應(yīng)。139。具體的程序如下： library ieee。 then count=11110000000000000000000000000000。 entity equo is port(a: in std_logic_vector(3 downto 0)。 程序說明：此程序是說計數(shù)器的最高位為零時，即輸入信號 a0～ a3 都為零時，表示等精度頻率計處于欠量程狀態(tài)，其標(biāo)志位 equalo 就輸出為 1，此信號送到控制器執(zhí)行相應(yīng)的處理。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 30 頻率測試 有了整個的原理圖后，通過 MAX+plusⅡ的軟件開發(fā)平臺編譯，然后下載到目標(biāo)下載板上。在 Altera 器件中，一類是 MAX 系列，另一類是 FLEX 系列。此 時我們已成功的在 FPGA 的實驗箱上下載了等精度頻率計的源程序，利用實驗箱上的基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 31 已有時鐘輸入可以驗證我們所做的結(jié)果。 等精度頻率計 是電子測量儀器中不可缺少的儀器，其性能要求越高越好。由于本設(shè)計確定在測量結(jié)果小于 、 時，是處于欠量程狀態(tài)，對于是低頻的待測信號測量結(jié)果誤差較大，就此問題，可以將其時基信號作 改變，如試著將時基信號改為 1S以后精度就提高了。與這些同學(xué)相處的時光將成為我美好的記憶，成為我永遠(yuǎn)的財富。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本設(shè)計（論文）不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。本次畢業(yè)設(shè)計是對我大學(xué)四年學(xué)習(xí)下來最好的檢驗。 其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對我的嚴(yán)格要求，感謝他們對我學(xué)習(xí)上和生活上的幫助，使我了解了許多專業(yè)知識和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的 力量。四年的風(fēng)風(fēng)雨雨，我們一同走過，充滿著關(guān)愛，給我留下了值得珍藏的最美好