【正文】 NT8=7 THEN CNT8=0 掃描到第八個(gè)數(shù)碼管時(shí) 從第一個(gè)從新掃描 ELSE CNT8=CNT8+1。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 CLK 端口輸入外部時(shí)鐘信號； M1 端口輸入秒的低位信號； M2 端口輸入秒的高位信號； S1 端口輸入時(shí)的低位信號； S2端口輸入時(shí)的高位信號； SPEAKER 端口輸出報(bào)時(shí)信號。同理，如圖 所示，當(dāng) K1 按鍵按下到第四次時(shí)，校時(shí)模塊的 YO 只會(huì)隨著 K2 按鍵的按下的次數(shù)而改變，同時(shí)，相應(yīng)的調(diào)月 LED 燈會(huì)被點(diǎn)亮。039。NO=K2。 WHEN 0101=FO=39。L2=39。039。139。039。L5=39。 選通時(shí)模塊，調(diào)時(shí) L1=39。039。039。039。L4=39。YO=TI。 校時(shí)模塊 如原理圖的說明部分所述，校時(shí)模塊進(jìn)行工作模式的選擇，輸入端設(shè)有控制按鍵 K1，K2。139。 PROCESS(CLK) BEGIN IF CLK39。Q1=0000。139。 由 VHDL 程序代碼生成生成如圖 所示的圖元元件，其中 clk 端口為低位進(jìn)位信號提供的時(shí)鐘信號； run 端口為閏年的判斷信號，它由年計(jì)數(shù)模塊提供； pan 端口輸出大小月的判斷信號，提供給天 計(jì)數(shù)模塊； cq1 端口輸出月計(jì)數(shù)的個(gè)位計(jì)數(shù)； cq2 端口輸出月計(jì)數(shù)的十位計(jì)數(shù)； cout 端口輸出向高位的進(jìn)位信號。 六月 WHEN 00000111=pan=00。139。 ELSE cout=39。 THEN cq1=cq1+1。由于二月的判斷信號輸出要受到平年和閏年的影響，平年時(shí)判斷信號是 “ 10” ，閏年時(shí)判斷信號為 ”11“，所以它要有接收來之年模塊的判斷平年閏年的輸出信號（ run=0 時(shí)表平年， run=1 時(shí)表閏年）。 制計(jì)數(shù)器 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 17 ELSE COUT=39。139。COUT=39。CQ4=0000。 THEN 上升沿 CQ3=CQ3+1。因此， 需要有一個(gè)二位判斷輸入信號來進(jìn)行進(jìn)制數(shù)的選擇。COUT=39。 THEN Q1=Q1+1。時(shí)計(jì)數(shù)模塊是由 24 進(jìn)制計(jì)數(shù)實(shí)現(xiàn)的。139。 IF Q1=9 THEN Q1=(OTHERS=39。 圖 分頻器圖元元件 計(jì)數(shù)模塊 秒與分模塊為六十進(jìn)制的計(jì)數(shù)器 秒和分的計(jì)數(shù)都是用 60 進(jìn)制的計(jì)數(shù)器實(shí)現(xiàn)的。139。頻率， 1Hz 的脈沖用于秒計(jì)數(shù)。分頻模塊利用智能可編程器件開發(fā)實(shí)驗(yàn)系統(tǒng) KH310上提供的 40MHz 的脈沖分 頻得到多功能數(shù)字鬧鐘計(jì)時(shí)用的 1Hz 的脈沖。 6）引腳分配 引腳分配是為了對所設(shè)計(jì)的工程進(jìn)行硬件測試，將輸入 /輸出信號鎖定在器件確定的引腳上，分配完引腳后必須再次編譯才能存儲這些引腳鎖定的信息。該軟件擴(kuò)展的電路板級設(shè)計(jì)還能支持提供StratixII 單端輸出的 HSPICE 模型。這些改進(jìn)主要針對當(dāng)今高密度 90nm 的設(shè)計(jì)要求，同時(shí)對更高密度的 FPGA 的需求以及 Altera 發(fā)展下一代 65nm 產(chǎn)品系列打下了基礎(chǔ)。 ACEX1K 系列器件是 Altera 公司近期推出的新型 FPGA 產(chǎn)品。 盡量選擇一個(gè)公司的產(chǎn)品 如果在整個(gè)電子系統(tǒng)中需要多個(gè) FPGA 器件，那么盡量選擇一個(gè)公司的產(chǎn)品。如果成熟的產(chǎn)品能滿足設(shè)計(jì)指標(biāo)要求，那么最好選這樣的芯片來完成設(shè)計(jì)。 底層嵌入功能單元 內(nèi)嵌專用硬核 與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要 是那些通用性相對較弱，不是所有FPGA 器件都包含硬核。 CAM，即為內(nèi)容地址存儲器。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 5 第三章 FPGA 簡介 FPGA 基本結(jié)構(gòu) FPGA由 6部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 [3]。代碼通常以函數(shù)（ FUNCTION） 、過程（ PROCEDURE）或元件（ COMPONENT）等標(biāo)準(zhǔn)形式存放在包集（ PACKAGE）中，用戶可以根據(jù)需要對其進(jìn)行編譯。 4）獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān) 設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。 VHDL 支持 同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。當(dāng)按下 K1 鍵時(shí)進(jìn)入校時(shí)模式， K2 按鍵為各模塊計(jì)時(shí)值得更改按鍵。 FPGA 在結(jié)構(gòu)上由邏輯功能塊陣列，并由可編程的內(nèi)部連線連接這些功能塊來實(shí)現(xiàn)一定的邏輯功能。 諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、自動(dòng)起閉路燈、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備、甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。在過去幾百年的時(shí)間里，人類發(fā)明的鬧鐘有的采用公雞的鳴叫聲，有的用教堂和佛寺的鐘聲，而現(xiàn)在市面上出現(xiàn)了各種各樣的鐘，以聲或光的形式提醒。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求，因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義。盡本人所知，除了畢業(yè)設(shè)計(jì)（論文）中特別加以標(biāo)注引用的內(nèi)容外，本畢業(yè)設(shè)計(jì)（論文）不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。本課題通過設(shè)置一個(gè)專門的按鍵來實(shí)現(xiàn)時(shí)間和萬年歷的切換顯示。 數(shù)字 鐘在向美觀化、多功能化、時(shí)尚化的方面發(fā)展 ，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的要求。利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)、方便、新穎、有趣、直觀，設(shè)計(jì)與實(shí)驗(yàn)成 功率高、理論與實(shí)踐結(jié)合緊密、體積小、量大、 I/O口豐富、編程和加密等特點(diǎn)，并且它還具有開放的界面、豐富的設(shè)計(jì)庫、模塊化的工具以及 LPM定制等優(yōu)良性能，應(yīng)用非常方便。 FPGA 的發(fā)展 十分迅速，目前已達(dá)到超過 300 萬門 /片的集成度、 3ns 內(nèi)部延時(shí)的水平。 5）本時(shí)鐘帶有整點(diǎn)報(bào)時(shí)功能，用一個(gè) LED 燈的點(diǎn)亮一秒 來 表達(dá)，該 LED 燈編號為 ⑥ 。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 4 6）易于共享和復(fù)用 VHDL 采用基于庫 （ Library） 的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。實(shí)體類似于原理圖中的符號，它并不描述模塊的具體功能 。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動(dòng)能力和傳輸速度。 盡量選擇成熟的產(chǎn)品系列 FPGA 芯片的工藝一直走在芯片設(shè)計(jì)領(lǐng)域的前列，產(chǎn)品更新?lián)Q代速度非?？?。特別是算法實(shí)現(xiàn)的時(shí)候，在設(shè)計(jì)之前，很難估算這個(gè)算法需要占用多少FPGA 的邏輯資源。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 7 在全球不同的地區(qū)， Altera 和 Actel 公司的 FPGA 芯片產(chǎn)品的市場表現(xiàn)會(huì)有所差別。該器件還應(yīng)用 Altera 專利技術(shù)進(jìn)行了重要的生產(chǎn)改進(jìn)，進(jìn)一步降低了器件的成本，提高了產(chǎn)品的性能價(jià)格比。該軟件的團(tuán)隊(duì)設(shè)計(jì)支持特性包括工程管理器接口、用于頂層設(shè)計(jì)的資源管理和時(shí)序預(yù)算。 2）綜合 將 HDL 語言、原理圖等設(shè)計(jì)輸入翻譯成由與門、或門、非門、 RAM 和觸發(fā)器等基本邏輯單元組成的邏輯鏈接（網(wǎng)絡(luò)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成邏輯鏈接，輸出edf 或 vqm 等標(biāo)準(zhǔn)格式的網(wǎng)絡(luò)表文件。 設(shè)計(jì)輸入 綜 合 功能仿真 時(shí)序仿真 器件仿真 硬件測試 設(shè)計(jì)修改 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 11 第五章 基于 FPGA 的多功能數(shù)字 時(shí)鐘 系統(tǒng)設(shè)計(jì)任務(wù)及流程 為了實(shí)現(xiàn)本系統(tǒng)設(shè)計(jì)的功能，本系統(tǒng)設(shè)計(jì)安排了用數(shù)碼管顯示，用 24 小時(shí)進(jìn)制來計(jì)時(shí)，萬年歷天部分分為 2 2 31 不同月份的計(jì)數(shù)，月份為 12 進(jìn)制，年用 100 進(jìn)制來實(shí)現(xiàn)同時(shí)也能校時(shí)和整點(diǎn)鬧鐘提示等任務(wù)。顯示模塊通過共陰極數(shù)碼管掃描顯示，來顯示當(dāng)下的時(shí)間或設(shè)定的時(shí)間和日歷。 當(dāng)然，在語言處理中需要有一個(gè)“翻折”的概念。 Q= NOT Q。同理，分的 COUT 會(huì)驅(qū)動(dòng)時(shí)的時(shí)鐘信號，使得時(shí) 計(jì)數(shù)器正常計(jì)數(shù)。 Q2=Q2+1。 END IF。同時(shí) Q1， Q2 會(huì)被清零。)。039。當(dāng) CQ1， CQ2 計(jì)數(shù)達(dá)到進(jìn) 位要求時(shí)， COUT 會(huì)向校時(shí)模塊的 TI 產(chǎn)生一個(gè)驅(qū)動(dòng)信號，在正常計(jì)時(shí)情況下來驅(qū)動(dòng)月計(jì)數(shù)模塊的時(shí)鐘信號。)。 制計(jì)數(shù)器 ELSE COUT=39。039。END IF。 WHEN OTHERS=NULL。當(dāng) cq1 為 “ 1”并且 cq2 為 “ 2” 時(shí)， cout 會(huì)產(chǎn)生進(jìn)位信號給校時(shí)模塊的 YI，在正常計(jì)時(shí)情況下驅(qū)動(dòng)年計(jì)數(shù)模塊的時(shí)鐘信號。 END IF。 END IF。end if。 七月 WHEN 00001010=pan=00。年計(jì)數(shù)模塊的時(shí)鐘信號來自正常計(jì)時(shí)狀態(tài)下的 COUT 進(jìn)位信號。039。 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 21 ELSE COUT=39。 THEN Q3=Q3+1。 END IF。同時(shí)設(shè)計(jì)相對應(yīng)的 LED 燈亮，當(dāng)調(diào)哪個(gè)部分，相對應(yīng)的校時(shí)狀態(tài)燈會(huì)被點(diǎn)亮。039。039。NO=39。L4=39。039。139。039。 選通日模塊，調(diào)日 L1=39。L5=39。YO=K2。039。039。L2=39。 WHEN OTHERS=NULL。 IF(CLK’ EVENT AND CLK=’ 1’ AND M1=0000AND M2=0000 AND S1=0000 AND S2=0000 ） THEN 畢業(yè)設(shè)計(jì)（論文）報(bào)告紙 25 SPEAKER=39。同時(shí)，時(shí)、分、秒，日、月、年還要單獨(dú)為一組顯示，所以在每個(gè)計(jì)數(shù)模塊后面加一個(gè)間隔符“ ”。 PROCESS (CNT8) 數(shù)碼管地址掃描 BEGIN case t8 is WHEN 0 = SCAN =00000001。 第四個(gè)數(shù)碼管 WHEN 4 = SCAN =00010000。 第八個(gè)數(shù)碼管 WHEN OTHERS = NULL。 顯示 3 WHEN 0100 = SEG=1100110。 其他的不顯示 END CASE。 管子分配 由 VHDL程序代碼生成生成如圖 所示的圖元元件，其中 clk為外部時(shí)鐘信號； data1[3..0]～data8[3..0]端口為數(shù)碼管的地址輸入口； a～ g 端口為數(shù)碼管的各個(gè)管子的編號； scan[7..0]端口為數(shù)碼管的地址掃描。 THEN W=W+1。其他的情況不顯示。 D=SEG(3)。 顯示 7 WHEN 1000 = SEG=1111111。 gfedcba WHEN 0000 = SEG=0111111。 第六個(gè)數(shù)碼管 WHEN 6= SCAN =01000000。 第二個(gè)數(shù)碼管 WHEN 2 = SCAN =00000100。139。 END IF。當(dāng) K1 按鍵按下時(shí)，校時(shí)模塊的 FO 的值隨著 K2 按鍵按下的次數(shù)而改變，而不受 MO 值改變的影響， 同時(shí)與調(diào)分相對應(yīng)的 LED 燈會(huì)被點(diǎn)亮。L4=39。039。039。039。SO=39。L3=39。YO=39。039。039。 WHEN 0010=FO=39。L2=39。TL=39。039。TL=SI。符合設(shè)計(jì)的要求。 RUN=39。 END PROCESS。 IF Q2=9 AND Q1=9 THEN Q2=0000。EVENT AND CLK=39。 END CASE。 五月 WHEN 00000110=pan=01。