【正文】 .................................................................31主要參考文獻(xiàn) .............................................................33１第一章 緒論現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。 [1]鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 [2]EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)和大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。在這快速發(fā)展的年代，時(shí)間對人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失，因此我們需要一個(gè)定時(shí)３系統(tǒng)來提醒這些忙碌的人。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 [4] 的主要組成部分。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H 的輸出可以連接到CLB 輸出端X或Y，并用來選擇觸發(fā)器的激勵(lì)輸入信號、時(shí)鐘有效邊沿、時(shí)鐘使能信號以及輸出信號。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。具體的設(shè)計(jì)輸入方式有以下幾種：。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。此外，QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 技術(shù)。 S y n t h e s i s( 分析與綜合 )F i l t e r( 適配器 )A s s e m b l e r( 編程文件匯編 )編輯器T i m i n g A n a l y z e r( 時(shí)序分析器 )設(shè)計(jì)輸入 綜合或編譯 適配器件 下載仿真圖 QuartusII 設(shè)計(jì)流程在設(shè)計(jì)輸入之后，QuartusII 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。流程圖中可以包含代表其它設(shè)計(jì)文件的符號；還可以使用MegaWizard PlugIn Manager 生成宏功能模塊和 IP 內(nèi)核的自定義變量，在設(shè)計(jì)中將它們實(shí)例化。在對源代碼進(jìn)行少量更改之后，還可以使用增量布局布線。 具體設(shè)計(jì)流程首先建立工作庫目錄，以便存儲工程項(xiàng)目設(shè)計(jì)文件。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息，供設(shè)計(jì)者排除。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻1” 規(guī)律計(jì)數(shù)。選用該款芯片的原因是：① Altera 公司的 Quartus II 開發(fā)環(huán)境非常友好、直觀，為整個(gè)系統(tǒng)的開發(fā)提供了極大的方便；② 該 FPGA 片內(nèi)邏輯資源、IO 端口數(shù)和 RAM 容量都足夠用，并且價(jià)格相對來說比較便宜，速度快，可以滿足要求，且有很大的升級空間。因此這種振蕩電路輸出的是準(zhǔn)確度極高的信號。該模塊有一個(gè)時(shí)鐘輸入端口，輸入時(shí)鐘信號是分頻出來的500HZ 的時(shí)鐘；有一個(gè)輸入端口與行線相連，用于輸入行線狀態(tài)；一個(gè)輸出端口，用于輸出有按鍵按下的信號。inkey 是由消抖模塊輸出的有鍵按下的信號，這個(gè)信號引發(fā)按鍵控制模塊內(nèi)部信號的變化。k1:process（inkey ）beginif rising_edge（inkey） thencount=count+1。該模塊的仿真波形如圖 所示。139。end if。os : OUT STD_LOGIC）。count:=count+1。iset : IN STD_LOGIC。 thencount:=CONV_INTEGER（iset_addr ）。count:=count+1。主要完成小時(shí)低位向高位的進(jìn)位，產(chǎn)生脈沖信號，同時(shí)根據(jù) flag 信號的不同判斷出小時(shí)高位時(shí) 1 還是 2。ARCHITECTURE hl_architecture OF hl ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 10:=0。139。elseif count=9 thenos=39。end if。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。addr_1s=iset_addr。count:=0。count:=count+1。clkaddr[3..0]led[7..0]driveinst9圖 譯碼顯示模塊組件核心程序如下：ENTITY drive IS PORT （clk:in std_logic。 when 0010=led=10100100。 when others=led=10111111。即將至整點(diǎn)時(shí)，前四秒低音，最后一秒高音。else c=39。end if。３１結(jié)果與展望結(jié)果將設(shè)計(jì)程序下載到硬件電路上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，整點(diǎn)報(bào)時(shí)功能正常，時(shí)、分都能夠正常計(jì)數(shù)并能由按鍵控制校時(shí)。在本設(shè)計(jì)調(diào)試過程中遇到了一些問題如下：，故顯示電路所用芯片的 I/O 端口高達(dá) 32 個(gè)，使得資源利用不合理。設(shè)計(jì)的過程變的相對簡單，容易修改。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。此次的數(shù)字鐘設(shè)計(jì)重在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來，并能正常顯示，但對于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足。該模塊仿真波形如圖 所示。139。if mh=0101 and ml=1001 and（t=117 or t=115 or t=113 or t=111） then c=39。模塊組件如圖 所示。 when 1000=led=10000000。 case sel is ２８when 0000=led=11000000。 譯碼顯示模塊該模塊完成對計(jì)數(shù)器編碼信息的譯碼工作，驅(qū)動(dòng)數(shù)碼管則顯示相應(yīng)的數(shù)字。２７elseflag=39。elsif rising_edge（clk_1s ） thenif count=2 thenflag=39。039。clk_1sisetiset_addr[3..0]addr_1s[3..0]flaghhinst13圖 小時(shí)高位計(jì)數(shù)模塊組件２６核心程序如下：ENTITY hh ISPORT（clk_1s : IN STD_LOGIC。count:=count+1。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。139。os : OUT STD_LOGIC）。說明：對于分高位計(jì)數(shù)模塊的程序，只需將上面程序中的 count=9 改成count=6 即可。elseos=39。beginif iset=39。主要完成分低位向高位的進(jìn)位，產(chǎn)生脈沖信號。elseos=39。模塊主要完成秒向分的進(jìn)位，產(chǎn)生脈沖信號。end if。BEGINoaddr=count。說明：每按鍵一次，即每當(dāng) inkey 的上升沿到來時(shí)，count 加一，當(dāng) count 等于 9的時(shí)候，作為分的低位，將 0 賦值于 count，在此過程中，隨時(shí)將十進(jìn)制數(shù)的count 的值的 8421 碼作為 oaddr 的信號。ARCHITECTURE addram_architecture OF addram ISsignal count:std_logic_vector（3 downto 0）。圖 按鍵消抖模塊波形仿真 按鍵控制模塊按鍵控制模塊的框圖如圖 所示。石英晶體振蕩電路 分頻電路 秒信號１７圖 分頻模塊仿真圖 校時(shí)控制模塊電路設(shè)計(jì) 按鍵消抖本模塊用于當(dāng)有按鍵按下時(shí)，采用軟件的辦法去除按鍵抖動(dòng)。圖 LED 靜態(tài)驅(qū)動(dòng)顯示原理圖１６第四章 單元電路設(shè)計(jì) 分頻模塊電路設(shè)計(jì)晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。譯碼顯示電路由八段譯碼器完成。本設(shè)計(jì)總體框架見附圖。步驟如下： FPGA 目標(biāo)芯片QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析。14.（可選）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip