【正文】 Nios II 嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開發(fā)工具。１５圖 EP1C3T144 引腳圖顯示電路所選用 4 個數(shù)碼管以靜態(tài)顯示驅動方式完成時、分顯示。顯示電路原理圖如圖 所示。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C組件的數(shù)值無關。然后再利用分頻電路，將其輸出信號轉變?yōu)槊胄盘?。分頻電路的邏輯框圖如圖 所示。該模塊的時序仿真圖如圖 所示，滿足設計要求。模塊的實現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時一段時間，待抖動過去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按鍵按下，然后產生一個有按鍵按下的信號。該模塊的邏輯框圖如圖 所示。由于計數(shù)脈沖為 500HZ，故從有按鍵按下到輸入信號產生大概需要 60ms。該模塊的仿真波形如圖 所示。 a b圖 按鍵控制模塊圖 中 a 圖是控制分的高位，低位以及小時的高位的模塊，b 圖是控制小時的低位的模塊。oaddr[3..0]作為輸出信號，用于控制時間的調整。：ENTITY addram ISPORT（inkey : IN STD_LOGIC。END addram。BEGIN１９oaddr=count。if count=9 thencount=0000。end if。END addram_architecture。對于分的高位，僅將程序中的 count=9 改成 count=5 即可；對于小時的高位，僅將程序中的 count=9 改成 count=2 即可。圖 分低位按鍵控制模塊波形仿真：ENTITY addram3 ISPORT（inkey : IN STD_LOGIC。２０oaddr : OUT STD_LOGIC_VECTOR（3 downto 0））。ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector（3 downto 0）。k1:process（inkey,flag）beginif rising_edge（inkey） thenif flag=39。 thenif count=3 thencount=0000。end if。if count=9 thencount=0000。end if。end process k1。說明：當 flag 為高電平時，即小時高位為 2，小時低位只能在 0 到 3 之間變動；當 flag 為低電平時，即小時高位為 1，小時低位可以在 0 到 9 之間變動。２１圖 小時低位按鍵控制模塊波形仿真 計數(shù)模塊該模塊框圖如圖 所示。圖 秒模塊邏輯框圖核心程序如下：ENTITY second ISPORT（clk_1s : IN STD_LOGIC。END second。beginif rising_edge（clk_1s） thenif count=59 thenos=39。count:=0。039。end if。end process k1。圖 秒計數(shù)模塊波形仿真該模塊框圖如圖 所示。圖 分低位邏輯框圖核心程序如下：２３ENTITY ml ISPORT（clk_1s : IN STD_LOGIC。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。os : OUT STD_LOGIC）。ARCHITECTURE ml_architecture OF ml ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 10:=0。039。addr_1s=iset_addr。139。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。END ml_architecture。２４該模塊框圖如圖 所示。clk_1sisetflagiset_addr[3..0]addr_1s[3..0]oshlinst14圖 小時低位計數(shù)模塊組件圖核心程序如下：ENTITY hl ISPORT（clk_1s : IN STD_LOGIC。flag : IN STD_LOGIC。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。END hl。beginif iset=39。 thencount:=CONV_INTEGER（iset_addr ）。elsif rising_edge（clk_1s ） thenif flag=39。 thenif count=3 thenos=39。２５count:=0。elseos=39。count:=count+1。end if。139。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。end process k1。該模塊框圖如圖 所示，主要完成小時高位 1 和 2 之間的變換，同時當小時高位為 2 時， flag 為高電平，當為 1 時，flag 為低電平。iset : IN STD_LOGIC。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。END hh。beginif iset=39。 thencount:=CONV_INTEGER（iset_addr ）。if count=2 thenflag=39。else flag=39。end if。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。139。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。END hh_architecture。模塊組件如 所示。addr : IN STD_LOGIC_vector（3 downto 0）。 END drive。 BEGIN process（clk）begin sel=addr。 when 0001=led=11111001。 when 0011=led=10110000。 when 0101=led=10010010。 when 0111=led=11111000。 when 1001=led=10010000。 end case。 end behave。圖 譯碼顯示波形仿真 譯碼顯示強制轉換模塊由于系統(tǒng)只能顯示時、分，故在此將時低位的數(shù)碼管的“小數(shù)點” 作為秒顯示，以 1HZ 的頻率閃爍。２９idata[7..0] odata[6..0]convinst18圖 譯碼顯示強制轉換模塊組件 整點報時模塊該模塊能夠完成整點時的報時功能。該模塊在十二點三十分的時候，蜂鳴器響起音樂，持續(xù)一分鐘。mh[3..0]ml[3..0]hh[3..0]hl[3..0]iclkclksig500sig1kspeakerbaoshiinst24圖 整點報時模塊組件：if rising_edge（clk05s） thenif t=119 thent:=0。end if。039。139。if mh=0000 and ml=0000 and （t=119 or t=0 or t=1）then３０ d=39。else d=39。end if。end process。b=clk05s and not（c）。說明：改程序中的時鐘信號 clk05s 的頻率為 2HZ，且其有效電平（高電平）占空比為 2/3。圖 整點報時模塊波形仿真。在此次的數(shù)字鐘設計過程中，更進一步地熟悉有關數(shù)字電路的知識和具體應用。并能根據(jù)仿真結果分析設計的存在的問題和缺陷，從而進行程序的調試和完善。再加上器件對信號的延時等問題，實際下載硬件電路上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的?？偟膩碚f，通過這次的設計更進一步地增強了動手能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。 15 的矩陣鍵盤所限制，使得鬧鐘功能實現(xiàn)不易。，數(shù)碼管顯示全部為零且計數(shù)器不工作，經分析得知程序中的總的清零信號保持有效狀態(tài)，改動程序后計數(shù)器開始計數(shù)。故提出改進方案為用一個按鍵控制數(shù)碼管的位選，再用兩個按鍵控制計數(shù)的加減。本設計利用硬件描述語言和 FPGA 芯片相結合進行數(shù)字鐘的研究，從中可以看到 EDA 技術的發(fā)展在一定程度上實現(xiàn)了硬件設計軟件化。相信隨著電子技術的發(fā)展，數(shù)字鐘的功能會更加多樣化，滿足人們的