【正文】 至 2的整數(shù)次方。 （ 7） 編譯和調(diào)整 如果原理圖已通過電氣檢查，那么原理圖的設(shè)計(jì)就完成了。 第 14 頁 原理圖具體設(shè)計(jì)步驟： （ 1） 新建原理圖文件 在進(jìn)人 SCH 設(shè)計(jì)系統(tǒng)之前，首先要構(gòu)思好原理圖，即必須知道所設(shè)計(jì)的項(xiàng)目需要哪些電路來完成，然后用 Protel DXP 來畫出電路原理圖。 （ 4） 提供了層次原理圖設(shè)計(jì)方法，支持 “ 自上向下 ” 的設(shè)計(jì)思想，使大型電路設(shè)計(jì)的工作組開發(fā)方式成為可能。 Protel DXP 簡(jiǎn)介 Protel 是 PROTEL 公司在 20 世紀(jì) 80 年代末推出的 CAD 工具，是 PCB 設(shè)計(jì)者的首選軟件。 圖 DSP 處理器的開發(fā)流程 第 11 頁 基于 FPGA 的 DSP 設(shè)計(jì) 在早些時(shí)候， DSP 開發(fā)者只能直接用 VHDL 或 VerilogHDL 語言進(jìn)行 FPGA 的 DSP系統(tǒng)設(shè)計(jì)，難度比較大。這時(shí)必須十分熟悉當(dāng)前主流 DSP 器件的詳細(xì)硬件特性與價(jià)格范圍，同時(shí)還要與手頭的DSP開發(fā)硬件工具和功能模塊程序綜合起來考慮。 Quartus II 設(shè)計(jì)流程 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境。 (5) 配置 :產(chǎn)生 FPGA 配置時(shí)的需要的位流文件 。而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真 。綜合是以選定的 FPGA 結(jié)構(gòu)和器件為目標(biāo)，對(duì) HDL 和 FPGA 網(wǎng)表文件進(jìn)行邏輯綜合 。 下面分別介紹各個(gè)設(shè)計(jì)步驟 。簡(jiǎn)單的說， RAM 是一種寫地址，讀數(shù)據(jù)的存儲(chǔ)單元； CAM 與 RAM 恰恰相反。 FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。它作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。因此到目前為止，廣泛使用的仍然是基波抑制法的諧波失真度測(cè)試儀。我國在上個(gè)世紀(jì) 70 年代國內(nèi)市場(chǎng)上相繼出現(xiàn)了 BSI 型、 BZS 型、 B1sA 型等晶體管失真度測(cè)試儀其頻率范圍按照我國技術(shù)和發(fā)展要求，擴(kuò)展為 2Hz200KHz，失真度可測(cè)量程為 %100%。測(cè)量時(shí)首先通過模數(shù)變換電路，將被測(cè)信號(hào)數(shù)字化，然后通過 FFT 變換完成信號(hào)的快速傅立葉變換，計(jì)算出被測(cè)信號(hào)中各頻率成分的幅度有效值，進(jìn)而帶入失真度計(jì)算公式計(jì)算出相對(duì)準(zhǔn)確的失真度。 失真度測(cè)試儀介紹 失真度表征一個(gè)信號(hào)偏離純正弦信號(hào)的程度 .失真度定義為信號(hào)中全部諧波分量的能量與基波能量之比的平方根值。 附 錄 2 標(biāo)題 ...................................................................................... 錯(cuò)誤 !未定義書簽。常用的失真度檢測(cè)儀器按測(cè)量原理大致可分為二大類 :基波剔除法和頻譜分析法。信號(hào)的失真分為三種 :頻率失真，相位失真和波形失真。 隨著微型計(jì)算機(jī)、單片機(jī)尤其是數(shù)字處理芯片 DSP的發(fā)展與應(yīng)用，本文提出了一種基于 DSP芯片的采用快速傅立葉變換 (FFT)算法，計(jì)算出信號(hào)基波及各次諧波的電壓有效值，從而根據(jù)失真度計(jì)算公式計(jì)算 失真度的測(cè)量方法。在無線電計(jì)量測(cè)試中，許多參數(shù)的準(zhǔn)確測(cè)量都涉及失真度測(cè)量問題。一般模擬式的失真度測(cè)試儀都采用基波剔除法，此類失真度測(cè)試儀所能測(cè)量的最低頻率為 2Hz。由于當(dāng)時(shí)不可能有優(yōu)良的選頻電壓表去監(jiān)測(cè)被測(cè)網(wǎng)絡(luò)的各次諧波成分，而是采用基波抑制法直接測(cè)量總諧波的有效值，通過技術(shù)處理讀取被測(cè)網(wǎng)絡(luò)的失真度值。 早期的失真度測(cè)量?jī)x均采用單組基波抑制網(wǎng)絡(luò)，其基波抑制點(diǎn)處的平衡狀態(tài)受實(shí)際元件參數(shù)隨溫度、濕度的變化影響很大，穩(wěn)定性差。這種 第 3 頁 儀 器對(duì)音頻傳輸設(shè)備的性能分析非常方便，是失真度測(cè)量設(shè)備的最新發(fā)展技術(shù)。 FPGA 具有掩膜可編程門陣列的通用 結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互聯(lián)資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。由于 FPGA 內(nèi)部除了基本可編程邏輯單元 外，還有嵌入式的 RAM、 PLL 或者是DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡(jiǎn)單科學(xué)的方法是用器件的 Register 或 LUT 的數(shù)量衡量。布線資源的劃分： ）全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； ）長線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線（這里不懂什么是 “ 第二全局時(shí)鐘信號(hào) ” ）； ）短線資源：用來完成基本邏 輯單元間的邏輯互連與布線； ）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。 常用方式是以 HDL 語言為主 ， 原理圖為輔 ， 進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色 。 在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊的算子共享、寄存器的扇出等 .如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先 第 7 頁 綜合下級(jí)模塊，后綜合上級(jí)模塊 .在進(jìn)行上級(jí)模塊綜合 埋設(shè)置下級(jí)模塊為 Don39。 (2) 映射 :將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過程 。 QuartusII 設(shè)計(jì)軟件可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件，同時(shí)它也能生產(chǎn)供第三方 EDA 軟件使用的 VHDL 和 Verilog 網(wǎng)表文件。在當(dāng)今的數(shù)字化時(shí)代背景下， DSP 已經(jīng)成為通信、計(jì)算機(jī)、消費(fèi)類電子產(chǎn)品等領(lǐng)域的基礎(chǔ)器件。 （ 3）根據(jù)選定的 DSP 處理器和系統(tǒng)功能要求，完成應(yīng)用系統(tǒng)評(píng)估板或測(cè)試板設(shè)計(jì)。圖 15 至圖 18 概括了基于 FPGA 的幾種不同的 DSP 系統(tǒng)設(shè)計(jì)流程。使用多層印制線路板的自動(dòng)布線，可實(shí)現(xiàn)高密度 PCB 的 100%布通率。 （ 6） 全面兼容 Protel 系列以前版本的設(shè)計(jì)文件，并提供了 OrCAD 格式文件的轉(zhuǎn)換功能。 （ 3） 放置元件 從元件庫中選取元件，布置到圖紙的合適位置，并對(duì)元件的名稱、封裝進(jìn)行定義和設(shè)定，根據(jù)元件之間的走線等聯(lián)系對(duì)元件在工作平面上的位置進(jìn)行調(diào)整和修改使得原理圖美觀而且易懂。 原理圖設(shè)計(jì)流程： 第 15 頁 PCB 電路板的設(shè)計(jì)流程 PCB 電路板設(shè)計(jì)的流程如圖 PCB 板設(shè)計(jì)流 程圖 第 16 頁 （ 1） 設(shè)計(jì)原理圖 這是設(shè)計(jì) PCB 電路的第一步，就是利用原理圖設(shè)計(jì)工具先繪制好原理圖文件。 一般簡(jiǎn)單的 FFT 實(shí)現(xiàn)框圖如下： 利用 FFT 進(jìn)行頻譜分析 若信號(hào)本身是有限長的序列，計(jì)算序列的頻譜就是直接對(duì)序列進(jìn)行 FFT 運(yùn)算求得)(kX ， )(kX 就代表了序列在 ? ??2,0 之間的頻譜值。將 RAM 設(shè)置在 FPAG內(nèi)部不存在驅(qū)動(dòng)和 pad 延時(shí)問題，速度快且控制簡(jiǎn)單，可提高系統(tǒng)的可靠性。 １、 電源電路 第 30 頁 圖 ２、接口電路設(shè)計(jì) 圖 ３、接口電路及電源電路的 PCB 圖 圖 第 31 頁 本章小結(jié) 本章主要介紹了 軟 硬件的設(shè)計(jì)過程，這里的硬件設(shè)計(jì)包括 電源 電路 、 A/D 轉(zhuǎn)換電路、接口電路以及 LCD 顯示電路。 運(yùn)算過程中的有限字長效應(yīng)造成的誤差 實(shí)際上無論是專用硬件還是用計(jì)算機(jī)軟件實(shí)現(xiàn)，數(shù)字信號(hào)處理系統(tǒng)的有關(guān)參數(shù)以及運(yùn)算過程中的結(jié)果，都是存儲(chǔ)在有限字長單元，這樣一來就使得計(jì)算是有限精度的，也就導(dǎo)致了誤差的產(chǎn)生。泄漏效應(yīng)是由取樣采集截?cái)嘁鸬摹Ｒ虼?，?duì)于時(shí)間長度一定的計(jì)數(shù)過程，計(jì)數(shù)器所記得數(shù)值卻不一定相同，與實(shí)際值差， 1 個(gè)計(jì)數(shù)單位。其優(yōu)點(diǎn)是準(zhǔn)確度高、適合低頻、高頻和超高頻等頻段的信號(hào)。一個(gè)系統(tǒng)及其支持電路即可完成電壓測(cè)量、頻率測(cè)量、頻譜分析、失真度測(cè)量等多種功能。按照本方案設(shè)計(jì)的數(shù)字失真度儀具有測(cè)量誤差小、操作簡(jiǎn)單、體積小成本低等特點(diǎn)。 基波抑制法是抑制信號(hào)的基波分量后把各次諧波分量綜合地測(cè)出來，再與信號(hào)的總有效值相比以求出失真的大小。 基波測(cè)量誤差 基波測(cè)量即被測(cè)信號(hào)的頻率測(cè)量，其測(cè)量精確度對(duì)以后的測(cè)量有著很大影響。 混迭效應(yīng)和頻譜泄漏引入的誤差 當(dāng)連續(xù)信號(hào)抽樣時(shí)，如果其頻率是帶限的，由抽樣定理可知采樣頻率最小為信號(hào)最高頻率分量的兩倍，否則抽樣后信號(hào)頻譜產(chǎn)生混迭誤差，在工程應(yīng)用中為確保避免頻域混迭，一般把采樣頻率取得更高些，但也不宜過高，因?yàn)楦叩牟蓸宇l率意味著采樣點(diǎn)數(shù)多，內(nèi)存消耗大，運(yùn)算時(shí)間長。從理論上講模擬信號(hào)具有無限的分辨能力，而數(shù)字信號(hào)是不連續(xù)的，不管取的位數(shù)怎么多也只能接近實(shí)際值，因而 AD/轉(zhuǎn)換器的分辨能力是有限的。發(fā)送命令到 HB240128M1A，可在 BUSY＝０后的任意時(shí)刻開始，先把用戶命令的當(dāng)前字節(jié)放到數(shù)據(jù)線上，接著發(fā)低電平 REQ 通知 HB240128M1A，請(qǐng)求處理當(dāng)前數(shù)據(jù)線上的數(shù)據(jù)或命令，同時(shí)將應(yīng)答線 BUSY 變?yōu)楦唠娖?，表明模塊已經(jīng)接收到數(shù)據(jù)并正在忙于對(duì)此數(shù)據(jù)的內(nèi)部處理，此時(shí)，用戶對(duì)模塊的寫操作已經(jīng)順利完成，用戶可以撤銷數(shù)據(jù)線上的信號(hào)并可作模塊顯示以外的其它工作。 FIFO 存儲(chǔ)單元在 FFT 算法中的應(yīng)用 FFT 算法的處理過程開始于數(shù)據(jù)輸入過程，此過程中，采樣數(shù)據(jù)被讀入并保存在存儲(chǔ)器中；接下來用存儲(chǔ)的數(shù)據(jù)作 FFT 計(jì)算并輸出結(jié)果。以上就是按時(shí)間抽取的快速傅立葉變換 (FFT)算法。 （ 6） 原理圖的電氣檢查 當(dāng)完成原理圖布線后，需要設(shè)置項(xiàng)目選項(xiàng)來編譯當(dāng)前項(xiàng)目，利用 Protel DXP 提供的錯(cuò)誤檢查報(bào)告修改原理圖。通過學(xué)習(xí)，掌握原理圖設(shè)計(jì)的過程和技巧。 （ 3） 提供了豐富的原理圖元件庫和 PCB 封裝庫，并且為設(shè)計(jì)新的器件提供了封裝向?qū)С绦?，?jiǎn)化了封裝設(shè)計(jì)過程。 DSP Builder 依賴于 MathWorks 公司的Matlab/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Sinulink 中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又通過 SigalCompiler 可以把 Matlab/Simulink 設(shè)計(jì)文件（ .mdl）轉(zhuǎn)換成相應(yīng)的硬件描述語言 VHDL 設(shè)計(jì)文件（ .VHD）以及用于控制綜合與編輯 TCL 腳本。 （ 5）最后完成應(yīng)用硬件系統(tǒng)的實(shí)現(xiàn)。 （ 2）根據(jù) DSP 目標(biāo)系統(tǒng)的功能要求、技術(shù)指標(biāo)、系統(tǒng)升級(jí)可行性、性能標(biāo)準(zhǔn)可能的變化以及成本限度等因素，具體確定 DSP 處理器（并行使用的）數(shù)量和型號(hào)。 RTL 查看器將幫助設(shè)計(jì)者快速地定位錯(cuò)誤，并確保所有設(shè)計(jì)模塊在功能上是正確的。 (4) 時(shí)序提取 :產(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用 。 前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè) 試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性 。 因此 ， 綜 合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān) . FPGA Compiler II 是一個(gè)完善的 FPGA 邏輯分析、綜合和優(yōu)化工具，它從 HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟 .其中，分析是采用 Synopsys 標(biāo)準(zhǔn)的 HDL 語法規(guī)則對(duì) HDL 源文件進(jìn)行分析并糾正語法錯(cuò)誤 。 FPGA 設(shè)計(jì)流程 FPGA 設(shè)計(jì) 大 體分為設(shè)計(jì)輸入、綜合、 功能仿真 (前仿真 )、實(shí)現(xiàn)、時(shí)序仿真 (后仿真 )、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 2 所示 。寫入 CAM 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 第 4 頁 第 2 章 軟件工具介紹 FPGA 基本知識(shí) FPGA 基本結(jié)構(gòu)簡(jiǎn)介 FPGA 即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。由于技術(shù)難度較高，操作不便，計(jì)算復(fù)雜而不易推廣。 上個(gè)世紀(jì) 60 年代末期，國際上己經(jīng)普遍的應(yīng)用晶體管程式的失真度測(cè)試儀。本課題采用 FFT 法測(cè)量失真度。因此認(rèn)真分析并處理好失真度問題是非常重要的。 參考文獻(xiàn) .........