【正文】 含了電原理圖繪制、模擬電路與數(shù)字電路混合信號仿真、多層印刷電路板設(shè)計（包含印刷電路板自動布局布線），可編程邏輯器件設(shè)計、圖表生成、電路表格生成、支持宏操作等功能， 并具有 Client/Server（客戶 /服務(wù)器體系結(jié)構(gòu)，同時還兼容一些其它設(shè)計軟件的文件格式，如 ORCAD、 PSPICE、 EXCEL 等。 DSP Builder 是一個系統(tǒng)及（或算法級）設(shè)計工具，它架構(gòu)在多個軟件工具之上，并把系統(tǒng)和 RTL 級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來， 第 13 頁 最大程度地發(fā)揮了兩種工具的優(yōu)勢。從而使設(shè)計者能遵循一條類似于軟件設(shè)計流程的開發(fā)方法進(jìn)行 FPGA 的 DSP 設(shè)計，設(shè)計效率大為提高。在 DSP 標(biāo)準(zhǔn)開發(fā)環(huán)境中（如 TI 的 CCS）進(jìn)行編譯、仿真，然后通過 DSP 硬件仿真器在應(yīng)用板和評估板上進(jìn)行調(diào)試和實時仿真。因為如果當(dāng)系統(tǒng)最終設(shè)計并調(diào)試完成后，若發(fā)現(xiàn)由于 DSP 處理器導(dǎo)致的某項技術(shù)指標(biāo)不能達(dá)到，或在以后的某 項技術(shù)規(guī)范的升級要求中無法實現(xiàn)，將出現(xiàn)整個硬件系統(tǒng)必須重新開發(fā)的嚴(yán)重局面。大致步驟如下： 設(shè)計輸入 綜合 布局布線 時序分析 仿真 編程和配置 功耗分析 調(diào)試 工程更改管理 時序逼近 第 10 頁 （ 1） DSP 開發(fā)者首先使用諸如 Maltab 這樣的數(shù)學(xué)開發(fā)工具對 DSP 算法進(jìn)行優(yōu)化設(shè)計和仿真測試，或者用 Simulink 進(jìn)行 DSP 系統(tǒng)建模，以獲得滿足功能要求和適應(yīng)硬件特點的算法模 型。在通常的實時信號處理中，它具有可程控、可預(yù)見性、精度高、穩(wěn)定性好、可靠性和可重復(fù)性好、易于實現(xiàn)自適應(yīng)算法、大規(guī)模集成電路等優(yōu)點，這都是模擬系統(tǒng)所不及的。它可過濾顯示在視圖上的信息，瀏覽設(shè)計視圖的不同層面，以檢查設(shè)計并確定更改。 因其支持增量設(shè)計，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計目標(biāo) .在實現(xiàn)過 第 8 頁 程中應(yīng) Quartus II 基本知識 Quartus II 的優(yōu)點功能簡介 QuartusII 設(shè)計 軟件提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，它提供了數(shù)字邏輯設(shè)計所需要的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 Veriog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或沒有影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與實現(xiàn)邏輯仿真工具； 設(shè)計的定時 /時序分析與關(guān)鍵路徑延時分析； 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 可支持軟件原文件的添加、創(chuàng)建，將它們連接起來生成編程文件； 使用組合編譯方式可一次完成整體設(shè)計流程，利用軟件工程概念有效地管理設(shè)計文件； 可自動定位編譯錯誤； 1提供高效的器件編程與驗證工具。 因最新的設(shè)計實現(xiàn)工具是時序驅(qū)動的，即在器件的布局布線期間對整個信號通道執(zhí)行時序分析，因此可以使用約束條件 *作布線軟件，完成設(shè)計規(guī)定的性能要求 .在布局布 線過程中，可同時提取時序信息形成報 表。 (1) 轉(zhuǎn)換 :將多個設(shè)計文件進(jìn)行轉(zhuǎn)換并合并到一個設(shè)計庫文件中 。 仿真驗證 從廣義上講，設(shè)計驗證包括功能與時序仿真和電路驗證仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進(jìn)行完整測試，模擬實際物理環(huán)境下的工作情況 。 利用 FPGA Compiler II 進(jìn)行設(shè)計綜合時，應(yīng)在當(dāng)前 Project 下導(dǎo)入設(shè)計源文件，自動進(jìn)行語法分析，在語法無誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化 。 設(shè)計綜合 綜合 ， 就是針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件如速度、功耗、成本及電路類型等，通過計算機(jī)進(jìn)行優(yōu)化處理 ， 獲得一個能滿足上述要求的電路設(shè)計方案 ， 也就是是說 ， 被綜合的文件是 HDL 文件 (或相應(yīng)文件等 )， 綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件 ， 綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案 ，該方案必須同時滿足預(yù)期的功能和約束條件 ， 對于綜合來說，滿足要求的方案可能有多個 ， 綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果 。而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點 ， 另外 ， 在 Altera 公司Quartus 軟件環(huán)境下 ， 可以使用 Memory Editor 對內(nèi)部 memory 進(jìn)行直接編輯置入數(shù)據(jù) 。 底層嵌入 、 內(nèi)嵌專用硬核 與 “ 底層嵌入單元 ” 是有區(qū)別的，這里指的硬核主要是那些通用性相對較弱，不是所有 FPGA 器件都包含硬核。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所 有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。 CAM，即為內(nèi)容地址存儲器。 學(xué)習(xí)底層配置單元的 LUT和 Register比率的一個重要意義在于器件選型和規(guī)模估算。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。目前 FPGA 的品種很多，有 Xilinx 的 XC 系列、 TI 公司的 TPC 系列、 Altera 公司的FIEX 系列。 音頻信號 頻率 范圍 要求 20— 20KHz， 音頻信號失真度 5%。這種儀器通過以微處理器為核心的軟硬件結(jié)合，它能快速的測定被測信號中的基波和諧波的頻率、幅度、相位，并能快速的計算諧波失真度，不僅可以進(jìn)行通常的諧波失真測量，為了提高儀表的性價比，系統(tǒng)往往設(shè)計成多功能。上個世紀(jì) 50 年代曾出現(xiàn)波形分析儀可以按照失真度理論定義測量非線性諧波失真，如 :英國的 TF455E、 TF2330 等儀器。 上個世紀(jì) 80 年代隨著我國集成電路設(shè)計規(guī) 模的擴(kuò)大，立體聲廣播對傳媒設(shè)備性能要求的提高，我國開始利用集成電路技術(shù)設(shè)計低失真度測試儀和全自動失真度測試儀，初步滿足了國內(nèi)市場的需求。這些儀器的頻率范圍為 20HZ 一 20KHz，失真度可測量程為 1%10%。通過被 測網(wǎng)絡(luò)逐一的輸入一個不同頻率的相對純正的正弦信號，在其輸出端監(jiān)測其產(chǎn)生的諧波信號的大小，決定信號的非線性失真程度。這類方法用頻率分析儀測量各次諧波的方法計算出波形失真度，它可以測量出測信號中的 110 次諧波分量，采用該方法較好的解決了超低頻率失真度的測量問題，它一般用于失真度較小的場合。 目前測量失真度的儀器根據(jù)測量原理大致可以分為兩大類：基波剔除法和頻譜分析法。因此在信息產(chǎn)生、傳遞、接受過程中，必須認(rèn)真分析處理好失真問題，并且在低頻和超低頻的標(biāo)準(zhǔn)波形的測試和計量中，在電力系統(tǒng)以及其他要求檢測信號波形純正性時，如振動信號、電力系統(tǒng)信號和工業(yè)控制中的激勵信號和輸出信號的波形純正性的檢測中，均需要檢測波形的失真度。失真度是無線電信號的一個重要參數(shù)。 第 3 章 方案設(shè)計 .......................................................................................................... 4 提出方案 ........................................................................................................... 1 方案選擇 ........................................................................................................... 1 系統(tǒng)整體設(shè)計思路 ....................................................................................... 2 A/D轉(zhuǎn)換電路 ................................................................................................... 1 FPGA 的基本結(jié)構(gòu)簡介 ................................................................................. 4 FPGA 的設(shè)計流程 ......................................................................................... 4 FPGA 的基本結(jié)構(gòu)簡介 ................................................................................. 4 FPGA軟件部分設(shè)計 ...................................................................................... 1 快速傅里葉變換（ FFT） ............................................................................. 4 利用 FFT 進(jìn)行頻譜分析 ............................................................................... 4 FIFO 存儲單元在 FFT 算法中的應(yīng)用 ......................................................... 4 FFT 輸入控制信號 ....................................................................................... 4 第 IV 頁 基波幅值參數(shù)和各次諧波復(fù)制參數(shù)的提取 ............................................... 4 失真度計算 ................................................................................................... 4 LCD顯示電路設(shè)計 ......................................................................................... 2 HB240128M1A 顯示器的特色 ....................................................................... 4 HB240128M1A 顯示器硬件接口 ................................................................... 4 整體電路設(shè)計 ................................................................................................. 1 本章小結(jié) ........................................................................................................... 1 第 4 章 實物完成情況 ............................................................................................ 1 A/D板完成情況 .............................................................................................. 1 LCD完成情況 ................................................................................................... 1 整體電路板完成情況 .................................................................................. 2 FPGA完成情況 ................................................................................................ 3 本章小結(jié) ...............................