【正文】 穩(wěn)定性好、可靠性和可重復(fù)性好、易于實(shí)現(xiàn)自適應(yīng)算法、大規(guī)模集成電路等優(yōu)點(diǎn)，這都是模擬系統(tǒng)所不及的。 Quartus II 設(shè)計(jì)流程 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿(mǎn)足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境。它可過(guò)濾顯示在視圖上的信息，瀏覽設(shè)計(jì)視圖的不同層面，以檢查設(shè)計(jì)并確定更改。此外，設(shè)計(jì)者可以很方便地將 不同類(lèi)型的設(shè)計(jì)文件組合起來(lái)，以工程的形式進(jìn)行管理；可以選擇特定的描述方式來(lái)描述系統(tǒng)中的模塊，使它們達(dá)到最佳的工作效率。 因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo) .在實(shí)現(xiàn)過(guò) 第 8 頁(yè) 程中應(yīng) Quartus II 基本知識(shí) Quartus II 的優(yōu)點(diǎn)功能簡(jiǎn)介 QuartusII 設(shè)計(jì) 軟件提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，它提供了數(shù)字邏輯設(shè)計(jì)所需要的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 Veriog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶(hù)可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或沒(méi)有影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與實(shí)現(xiàn)邏輯仿真工具； 設(shè)計(jì)的定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 可支持軟件原文件的添加、創(chuàng)建，將它們連接起來(lái)生成編程文件； 使用組合編譯方式可一次完成整體設(shè)計(jì)流程，利用軟件工程概念有效地管理設(shè)計(jì)文件； 可自動(dòng)定位編譯錯(cuò)誤； 1提供高效的器件編程與驗(yàn)證工具。 (5) 配置 :產(chǎn)生 FPGA 配置時(shí)的需要的位流文件 。 因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件 *作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求 .在布局布 線過(guò)程中，可同時(shí)提取時(shí)序信息形成報(bào) 表。 (3)布局與布線 ： 布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來(lái)完成 。 (1) 轉(zhuǎn)換 :將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中 。而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱(chēng)為后仿真，它是接近真實(shí)器件運(yùn)行的仿真 。 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況 。t Touch，使設(shè)計(jì)與綜合過(guò)程合理化 .綜合后形成的網(wǎng)表可以以 EDIF 格式輸出，也可以以 VHDL 或 Verilog HDL 格式輸出，將其導(dǎo)入 FPGA 設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專(zhuān)用軟件中，就可進(jìn)行后續(xù)的 FPGA 芯片的實(shí)現(xiàn) 。 利用 FPGA Compiler II 進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前 Project 下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)進(jìn)行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化 。綜合是以選定的 FPGA 結(jié)構(gòu)和器件為目標(biāo)，對(duì) HDL 和 FPGA 網(wǎng)表文件進(jìn)行邏輯綜合 。 設(shè)計(jì)綜合 綜合 ， 就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理 ， 獲得一個(gè)能滿(mǎn)足上述要求的電路設(shè)計(jì)方案 ， 也就是是說(shuō) ， 被綜合的文件是 HDL 文件 (或相應(yīng)文件等 )， 綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件 ， 綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案 ，該方案必須同時(shí)滿(mǎn)足預(yù)期的功能和約束條件 ， 對(duì)于綜合來(lái)說(shuō)，滿(mǎn)足要求的方案可能有多個(gè) ， 綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果 。 通常 ， FPGA 廠商軟件與第三方軟件設(shè)有接口 ， 可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理 。而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn) ， 另外 ， 在 Altera 公司Quartus 軟件環(huán)境下 ， 可以使用 Memory Editor 對(duì)內(nèi)部 memory 進(jìn)行直接編輯置入數(shù)據(jù) 。 下面分別介紹各個(gè)設(shè)計(jì)步驟 。 底層嵌入 、 內(nèi)嵌專(zhuān)用硬核 與 “ 底層嵌入單元 ” 是有區(qū)別的，這里指的硬核主要是那些通用性相對(duì)較弱，不是所有 FPGA 器件都包含硬核。 由于在設(shè)計(jì)過(guò)程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所 有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。簡(jiǎn)單的說(shuō)， RAM 是一種寫(xiě)地址，讀數(shù)據(jù)的存儲(chǔ)單元； CAM 與 RAM 恰恰相反。 CAM，即為內(nèi)容地址存儲(chǔ)器。 第 5 頁(yè) 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。 學(xué)習(xí)底層配置單元的 LUT和 Register比率的一個(gè)重要意義在于器件選型和規(guī)模估算。 FPGA 一般依賴(lài)寄存器完成同步時(shí)序邏輯設(shè)計(jì)。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專(zhuān)用硬核等。目前 FPGA 的品種很多，有 Xilinx 的 XC 系列、 TI 公司的 TPC 系列、 Altera 公司的FIEX 系列。它作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路有限的缺點(diǎn)。 音頻信號(hào) 頻率 范圍 要求 20— 20KHz， 音頻信號(hào)失真度 5%。 技術(shù)指標(biāo) 本設(shè)計(jì)要求 制作基于 FPGA 的失真度測(cè)試儀，采用的方法為頻譜分析法，具體要求如下： 能 完成 10 位 ADC 模數(shù)轉(zhuǎn)換電路的制作與采樣程序的設(shè)計(jì) 。這種儀器通過(guò)以微處理器為核心的軟硬件結(jié)合，它能快速的測(cè)定被測(cè)信號(hào)中的基波和諧波的頻率、幅度、相位，并能快速的計(jì)算諧波失真度，不僅可以進(jìn)行通常的諧波失真測(cè)量，為了提高儀表的性?xún)r(jià)比，系統(tǒng)往往設(shè)計(jì)成多功能。因此到目前為止，廣泛使用的仍然是基波抑制法的諧波失真度測(cè)試儀。上個(gè)世紀(jì) 50 年代曾出現(xiàn)波形分析儀可以按照失真度理論定義測(cè)量非線性諧波失真，如 :英國(guó)的 TF455E、 TF2330 等儀器。后期設(shè)計(jì)的全自動(dòng)失真度測(cè)量?jī)x、低失真度測(cè)量?jī)x、低頻分析儀等均采用三組以上的基波抑制網(wǎng)絡(luò)，構(gòu)成一個(gè)基波抑制阻帶，保證了測(cè)試性能的穩(wěn)定。 上個(gè)世紀(jì) 80 年代隨著我國(guó)集成電路設(shè)計(jì)規(guī) 模的擴(kuò)大，立體聲廣播對(duì)傳媒設(shè)備性能要求的提高，我國(guó)開(kāi)始利用集成電路技術(shù)設(shè)計(jì)低失真度測(cè)試儀和全自動(dòng)失真度測(cè)試儀，初步滿(mǎn)足了國(guó)內(nèi)市場(chǎng)的需求。我國(guó)在上個(gè)世紀(jì) 70 年代國(guó)內(nèi)市場(chǎng)上相繼出現(xiàn)了 BSI 型、 BZS 型、 B1sA 型等晶體管失真度測(cè)試儀其頻率范圍按照我國(guó)技術(shù)和發(fā)展要求，擴(kuò)展為 2Hz200KHz，失真度可測(cè)量程為 %100%。這些儀器的頻率范圍為 20HZ 一 20KHz，失真度可測(cè)量程為 1%10%。 上個(gè)世紀(jì) 50 年代處于電子管的發(fā)展時(shí)期，在國(guó)際上設(shè)計(jì)有各種電子管程式的諧波失真度測(cè)量?jī)x。通過(guò)被 測(cè)網(wǎng)絡(luò)逐一的輸入一個(gè)不同頻率的相對(duì)純正的正弦信號(hào)，在其輸出端監(jiān)測(cè)其產(chǎn)生的諧波信號(hào)的大小，決定信號(hào)的非線性失真程度。測(cè)量時(shí)首先通過(guò)模數(shù)變換電路，將被測(cè)信號(hào)數(shù)字化，然后通過(guò) FFT 變換完成信號(hào)的快速傅立葉變換，計(jì)算出被測(cè)信號(hào)中各頻率成分的幅度有效值，進(jìn)而帶入失真度計(jì)算公式計(jì)算出相對(duì)準(zhǔn)確的失真度。這類(lèi)方法用頻率分析儀測(cè)量各次諧波的方法計(jì)算出波形失真度，它可以測(cè)量出測(cè)信號(hào)中的 110 次諧波分量，采用該方法較好的解決了超低頻率失真度的測(cè)量問(wèn)題，它一般用于失真度較小的場(chǎng)合。但是此類(lèi)失真度測(cè)量?jī)x一般需要提供基波信號(hào)或未失真的信號(hào)，而且誤差較大，尤其對(duì)低失真度的測(cè)量精度很低。 目前測(cè)量失真度的儀器根據(jù)測(cè)量原理大致可以分為兩大類(lèi)：基波剔除法和頻譜分析法。 失真度測(cè)試儀介紹 失真度表征一個(gè)信號(hào)偏離純正弦信號(hào)的程度 .失真度定義為信號(hào)中全部諧波分量的能量與基波能量之比的平方根值。因此在信息產(chǎn)生、傳遞、接受過(guò)程中，必須認(rèn)真分析處理好失真問(wèn)題，并且在低頻和超低頻的標(biāo)準(zhǔn)波形的測(cè)試和計(jì)量中，在電力系統(tǒng)以及其他要求檢測(cè)信號(hào)波形純正性時(shí)，如振動(dòng)信號(hào)、電力系統(tǒng)信號(hào)和工業(yè)控制中的激勵(lì)信號(hào)和輸出信號(hào)的波形純正性的檢測(cè)中，均需要檢測(cè)波形的失真度。例如：在檢定電壓表、功率表和交流數(shù)字式電壓表時(shí)，為了減小不同檢波式儀表的波形誤差、提高檢定的準(zhǔn)確度，就必須減小信號(hào)源的失真。失真度是無(wú)線電信號(hào)的一個(gè)重要參數(shù)。 附 錄 2 標(biāo)題 ...................................................................................... 錯(cuò)誤 !未定義書(shū)簽。 第 3 章 方案設(shè)計(jì) .......................................................................................................... 4 提出方案 ........................................................................................................... 1 方案選擇 ........................................................................................................... 1 系統(tǒng)整體設(shè)計(jì)思路 ....................................................................................... 2 A/D轉(zhuǎn)換電路 ................................................................................................... 1 FPGA 的基本結(jié)構(gòu)簡(jiǎn)介 ................................................................................. 4 FPGA 的設(shè)計(jì)流程 ......................................................................................... 4 FPGA 的基本結(jié)構(gòu)簡(jiǎn)介 ................................................................................. 4 FPGA軟件部分設(shè)計(jì) ...................................................................................... 1 快速傅里葉變換（ FFT） ............................................................................. 4 利用 FFT 進(jìn)行頻譜分析 ............................................................................... 4 FIFO 存儲(chǔ)單元在 FFT 算法中的應(yīng)用 ......................................................... 4 FFT 輸入控制信號(hào) ....................................................................................... 4 第 IV 頁(yè) 基波幅值參數(shù)和各次諧波復(fù)制參數(shù)的提取 ............................................... 4 失真度計(jì)算 ................................................................................................... 4 LCD顯示電路設(shè)計(jì) ......................................................................................... 2 HB240128M1A 顯示器的特色 ...........................