【文章內(nèi)容簡(jiǎn)介】 新發(fā)展技術(shù)。 技術(shù)指標(biāo) 本設(shè)計(jì)要求 制作基于 FPGA 的失真度測(cè)試儀，采用的方法為頻譜分析法，具體要求如下： 能 完成 10 位 ADC 模數(shù)轉(zhuǎn)換電路的制作與采樣程序的設(shè)計(jì) 。 顯示電路能夠完成 失真度的 顯示。 音頻信號(hào) 頻率 范圍 要求 20— 20KHz， 音頻信號(hào)失真度 5%。 第 4 頁(yè) 第 2 章 軟件工具介紹 FPGA 基本知識(shí) FPGA 基本結(jié)構(gòu)簡(jiǎn)介 FPGA 即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。 FPGA 采用了邏輯單元陣列 LCA 這樣一個(gè)新概念，內(nèi)部包含可配置邏輯模塊 CLB、輸入 /輸出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。目前 FPGA 的品種很多，有 Xilinx 的 XC 系列、 TI 公司的 TPC 系列、 Altera 公司的FIEX 系列。 FPGA 具有掩膜可編程門陣列的通用 結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互聯(lián)資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。 FPGA 由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。 每個(gè)單元簡(jiǎn)介如下： 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA的 I/O單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 學(xué)習(xí)底層配置單元的 LUT和 Register比率的一個(gè)重要意義在于器件選型和規(guī)模估算。由于 FPGA 內(nèi)部除了基本可編程邏輯單元 外，還有嵌入式的 RAM、 PLL 或者是DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡(jiǎn)單科學(xué)的方法是用器件的 Register 或 LUT 的數(shù)量衡量。 第 5 頁(yè) 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 CAM，即為內(nèi)容地址存儲(chǔ)器。寫入 CAM 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。簡(jiǎn)單的說(shuō)， RAM 是一種寫地址，讀數(shù)據(jù)的存儲(chǔ)單元； CAM 與 RAM 恰恰相反。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成 RAM、 ROM、FIFO 等存儲(chǔ)結(jié)構(gòu) 。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所 有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。布線資源的劃分： ）全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； ）長(zhǎng)線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線（這里不懂什么是 “ 第二全局時(shí)鐘信號(hào) ” ）； ）短線資源：用來(lái)完成基本邏 輯單元間的邏輯互連與布線； ）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。 由于在設(shè)計(jì)過(guò)程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 底層嵌入 、 內(nèi)嵌專用硬核 與 “ 底層嵌入單元 ” 是有區(qū)別的，這里指的硬核主要是那些通用性相對(duì)較弱，不是所有 FPGA 器件都包含硬核。 FPGA 設(shè)計(jì)流程 FPGA 設(shè)計(jì) 大 體分為設(shè)計(jì)輸入、綜合、 功能仿真 (前仿真 )、實(shí)現(xiàn)、時(shí)序仿真 (后仿真 )、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 2 所示 。 下面分別介紹各個(gè)設(shè)計(jì)步驟 。 設(shè)計(jì)輸入 第 6 頁(yè) 設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言 HDL、狀態(tài)圖與原理圖輸入三種方式 .HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式 ， 除 IEEE 標(biāo)準(zhǔn)中 VHDL 與Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專用語(yǔ)言 ， 如 Quartus 下的 語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng) ， 使其描述的電路能特定綜合器 (如 Synopsys 公司的 FPGA Compiler II 或 FPGA Express)作用下以具體硬件單元較好地實(shí)現(xiàn) 。而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn) ， 另外 ， 在 Altera 公司Quartus 軟件環(huán)境下 ， 可以使用 Memory Editor 對(duì)內(nèi)部 memory 進(jìn)行直接編輯置入數(shù)據(jù) 。 常用方式是以 HDL 語(yǔ)言為主 ， 原理圖為輔 ， 進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色 。 通常 ， FPGA 廠商軟件與第三方軟件設(shè)有接口 ， 可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理 。 如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng) 表而直接進(jìn)行布局布線 ， 布局布線后 ， 可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理 。 設(shè)計(jì)綜合 綜合 ， 就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理 ， 獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案 ， 也就是是說(shuō) ， 被綜合的文件是 HDL 文件 (或相應(yīng)文件等 )， 綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件 ， 綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案 ，該方案必須同時(shí)滿足預(yù)期的功能和約束條件 ， 對(duì)于綜合來(lái)說(shuō)，滿足要求的方案可能有多個(gè) ， 綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果 。 因此 ， 綜 合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān) . FPGA Compiler II 是一個(gè)完善的 FPGA 邏輯分析、綜合和優(yōu)化工具，它從 HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟 .其中，分析是采用 Synopsys 標(biāo)準(zhǔn)的 HDL 語(yǔ)法規(guī)則對(duì) HDL 源文件進(jìn)行分析并糾正語(yǔ)法錯(cuò)誤 。綜合是以選定的 FPGA 結(jié)構(gòu)和器件為目標(biāo)，對(duì) HDL 和 FPGA 網(wǎng)表文件進(jìn)行邏輯綜合 。而優(yōu)化則是根據(jù)用戶的設(shè)計(jì)約束對(duì)速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一個(gè)優(yōu)化的 FPGA 網(wǎng)表文件，以供 FPGA 布局 和布線工具使用，即將電路優(yōu)化于特定廠家器件庫(kù)，獨(dú)立于硅持性，但可以被約束條件所驅(qū)動(dòng) 。 利用 FPGA Compiler II 進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前 Project 下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)進(jìn)行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化 。 在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊的算子共享、寄存器的扇出等 .如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先 第 7 頁(yè) 綜合下級(jí)模塊，后綜合上級(jí)模塊 .在進(jìn)行上級(jí)模塊綜合 埋設(shè)置下級(jí)模塊為 Don39。t Touch，使設(shè)計(jì)與綜合過(guò)程合理化 .綜合后形成的網(wǎng)表可以以 EDIF 格式輸出，也可以以 VHDL 或 Verilog HDL 格式輸出，將其導(dǎo)入 FPGA 設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專用軟件中，就可進(jìn)行后續(xù)的 FPGA 芯片的實(shí)現(xiàn) 。 綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等 。 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況 。 前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè) 試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性 。而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真 。 設(shè)計(jì)實(shí)現(xiàn) 1. 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件 (如配置文件與相關(guān)報(bào)告 ).通?？煞譃槿缦挛鍌€(gè)步驟 。 (1) 轉(zhuǎn)換 :將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中 。 (2) 映射 :將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過(guò)程 。 (3)布局與布線 ： 布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來(lái)完成 。布線是指利用自動(dòng)布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接 。 因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件 *作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求 .在布局布 線過(guò)程中，可同時(shí)提取時(shí)序信息形成報(bào) 表。 (4) 時(shí)序提取 :產(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用 。 (5) 配置 :產(chǎn)生 FPGA 配置時(shí)的需要的位流文件 。 在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置 。 因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo) .在實(shí)現(xiàn)過(guò) 第 8 頁(yè) 程中應(yīng) Quartus II 基本知識(shí) Quartus II 的優(yōu)點(diǎn)功能簡(jiǎn)介 QuartusII 設(shè)計(jì) 軟件提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開發(fā)包環(huán)境，它提供了數(shù)字邏輯設(shè)計(jì)所需要的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 Veriog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或沒(méi)有影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與實(shí)現(xiàn)邏輯仿真工具； 設(shè)計(jì)的定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 可支持軟件原文件的添加、創(chuàng)建，將它們連接起來(lái)生成編程文件； 使用組合編譯方式可一次完成整體設(shè)計(jì)流程，利用軟件工程概念有效地管理設(shè)計(jì)文件； 可自動(dòng)定位編譯錯(cuò)誤； 1提供高效的器件編程與驗(yàn)證工具。 QuartusII 設(shè)計(jì)軟件可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件，同時(shí)它也能生產(chǎn)供第三方 EDA 軟件使用的 VHDL 和 Verilog 網(wǎng)表文件。此外，設(shè)計(jì)者可以很方便地將 不同類型的設(shè)計(jì)文件組合起來(lái)，以工程的形式進(jìn)行管理；可以選擇特定的描述方式來(lái)描述系統(tǒng)中的模塊，使它們達(dá)到最佳的工作效率。 在調(diào)試過(guò)程中， RTL 查看器設(shè)計(jì)者提供了整體設(shè)計(jì)的門級(jí)原理圖和層次結(jié)構(gòu)列表，并列出了整體設(shè)計(jì)的網(wǎng)表實(shí)例、基本單元、引腳和網(wǎng)絡(luò)。它可過(guò)濾顯示在視圖上的信息，瀏覽設(shè)計(jì)視圖的不同層面，以檢查設(shè)計(jì)并確定更改。 RTL 查看器將幫助設(shè)計(jì)者快速地定位錯(cuò)誤，并確保所有設(shè)計(jì)模塊在功能上是正確的。 Quartus II 設(shè)計(jì)流程 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境。 Quartus II 軟件含有 FPGA 和 CPLD 第 9 頁(yè) 設(shè)計(jì)所有階段的解決方案，如圖 所示： 圖 Quartus II設(shè)計(jì)流程 現(xiàn)代 DSP 技術(shù)簡(jiǎn)介 數(shù)字信號(hào)處理器 DSP（ DigitalSignalProcessor）是在模擬信 號(hào)變換成數(shù)字信號(hào)以后進(jìn)行高速實(shí)時(shí)處理的專用處理器，其處理速度比最快的 CPU 還快