【正文】 第 5 頁 嵌入式塊 RAM 目前大多數 FPGA 都有內嵌的塊 RAM。簡單的說， RAM 是一種寫地址，讀數據的存儲單元； CAM 與 RAM 恰恰相反。 由于在設計過程中，往往由布局布線器自動根據輸入的邏輯網表的拓撲結構和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 下面分別介紹各個設計步驟 。 通常 ， FPGA 廠商軟件與第三方軟件設有接口 ， 可以把第三方設計文件導入進行處理 。綜合是以選定的 FPGA 結構和器件為目標，對 HDL 和 FPGA 網表文件進行邏輯綜合 。t Touch，使設計與綜合過程合理化 .綜合后形成的網表可以以 EDIF 格式輸出，也可以以 VHDL 或 Verilog HDL 格式輸出，將其導入 FPGA 設計廠商提供的可支持第三方設計輸入的專用軟件中，就可進行后續(xù)的 FPGA 芯片的實現 。而在布局布線后，提取有關的器件延遲、連線延時等時序參數，并在此基礎上進行的仿真稱為后仿真，它是接近真實器件運行的仿真 。 (3)布局與布線 ： 布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA內部的物理位置，通?；谀撤N先進的算法，如最小分割、模擬退火和一般的受力方向張弛等來完成 。 (5) 配置 :產生 FPGA 配置時的需要的位流文件 。此外，設計者可以很方便地將 不同類型的設計文件組合起來，以工程的形式進行管理；可以選擇特定的描述方式來描述系統中的模塊，使它們達到最佳的工作效率。 Quartus II 設計流程 Quartus II 設計軟件提供完整的多平臺設計環(huán)境，能夠直接滿足特定設計需要，為可編程芯片系統（ SOPC）提供全面的設計環(huán)境。 DPS 具有如下一些特點 : 在一個指令周期內可完成一次乘法和一次加法； 程序和數據空間分開，可以同時訪問數據和指令； 片內具有快速 ARM，通?？赏ㄟ^獨立的數據總線在兩塊中同 時訪問； 具有低開銷或無開銷循環(huán)及跳轉的硬件支持； 快速的中斷處理和硬件 I/O 支持； 具有在單周期內操作的多個硬件地址產生器； 可以并行執(zhí)行多個操作； 支持流水線操作，使取址、譯碼和執(zhí)行等操作可以重疊執(zhí)行。這時必須十分熟悉當前主流 DSP 器件的詳細硬件特性與價格范圍，同時還要與手頭的DSP開發(fā)硬件工具和功能模塊程序綜合起來考慮。否則無從調試軟件程序，更無法驗證實際系統中各項技術指標的可實現性及應用系統的可行性。 圖 DSP 處理器的開發(fā)流程 第 11 頁 基于 FPGA 的 DSP 設計 在早些時候， DSP 開發(fā)者只能直接用 VHDL 或 VerilogHDL 語言進行 FPGA 的 DSP系統設計，難度比較大。 圖 基于 FPGA 的軟件與硬件開 發(fā)流程 圖 基于 FPGA 的軟件與硬件加速器設計流 第 12 頁 圖 基于 FPGA 的硬件開發(fā)流程 圖 基于 FPGA 的系統升級開發(fā)流程 本設計采用 Altera 公司的 DSP Builder 開發(fā)工具完成基于 FPGA 的 DSP 設計，完成設計過程和仿真，然后把設計好的 DSP 系統文件轉化為 VHDL 文件，并利用Quartus II 下載到 FPGA 中。 Protel DXP 簡介 Protel 是 PROTEL 公司在 20 世紀 80 年代末推出的 CAD 工具，是 PCB 設計者的首選軟件。 Protel 軟件功能強大、界面友好、使用方便，但它最具代表性的是電路設計和 PCB 設計。 （ 4） 提供了層次原理圖設計方法，支持 “ 自上向下 ” 的設計思想，使大型電路設計的工作組開發(fā)方式成為可能。 （ 7） 提供了全新的 FPGA 設計的功能，這好似以前的版本所沒有提供的功能。 第 14 頁 原理圖具體設計步驟： （ 1） 新建原理圖文件 在進人 SCH 設計系統之前，首先要構思好原理圖，即必須知道所設計的項目需要哪些電路來完成，然后用 Protel DXP 來畫出電路原理圖。 （ 4） 原理圖的布線 根據實際電路的需要，利用 SCH 提供的各種工具、指令進行布線，將工作平面上的器件用具有電氣意義的導線、符號連接起來，構成一幅完整的電路原理圖。 （ 7） 編譯和調整 如果原理圖已通過電氣檢查，那么原理圖的設計就完成了。如 圖 AD876 引腳排列 各引腳功能： 引腳 I/O 說明 名稱 編號 AGND 1， 19 模擬地 AIN 27 I 模擬輸入 AVDD 28 5V 模擬電源 CLK 15 I 時鐘輸入 CML 26 O 內部偏置點旁路，典型應用將最小 電容從此引腳接至地 DGND 14， 20 數字地 DVDD 18 5V 數字電源 DRVDD 2 ，數字 輸入和輸出緩沖電源 DRGND 13 ，數字輸入和輸出緩沖地 D0D9 312 O 數字數據輸出 /OE 16 O 輸出使能 REFBF 24 O 基準底部強制 REFBS 25 O 基準底部檢測 STBY 17 O 等待使能 REFTF 22 O 基準頂部強制 A/D 采樣電路 （ 1） A/D 采樣電路原理圖： 第 17 頁 （ 2） A/D 采樣電路 PCB 圖 Top Layer Bottom Layer 第 18 頁 A/D 轉換電路測試數據 （ 1）模擬 信號經 A/D 采樣后的數字信號輸出 第 19 頁 （ 2）將 AD 采樣得到的數字信號作為 DA 轉換器的輸入， DA 的輸出為： 說明：黃色的信號是原模擬信號，藍色的信號是 DA 轉換后的輸出信號 第 20 頁 FPGA 軟件部分設計 FPGA 軟件設計部分主要完成時域信號到頻域信號的轉化、濾波、基波分量和各次諧波分量的提取以及失真度的計算。當需要進行變換的序列的長度不是 2 的整數次方的時候，為了使用以 2 為基的 FFT，可以用末尾補零的方法，使其長度延長至 2的整數次方。 幅度譜 ： )()()( 22 kXkXkX IR ?? 第 22 頁 相位譜 ： )()(a rc ta n)( kX kXkRI?? 若信號是模擬信號，用 FFT 進行譜分析時，首先必須對信號進行采樣，使之變成離散信號，然后就可按照前面的方法用 FFT 來對連續(xù)信號進行譜分析。 存儲單元 RAM 是用來存儲輸入數據和中間運算結果的單元，每次蝶形運算都要經由 RAM 讀寫輸入輸出數據，在進行下一級變換的同時，首先應將結果回寫到讀出數據的 RAM 存貯器中，為加快 FFT 運算速度，構造了雙端口 FIFO RAM 來加大數據的吞吐量，其輸入輸出共用一個時鐘，在時鐘的下降沿寫入數據，上升沿讀出數據。為此，本設計應用 Atera FPGA 的內置 RAM 資源設計內置 RAM，提高系統總體速度和可靠性。具體的時序對應時間參數如下： 圖 串行接口 第 29 頁 圖 串口連接示 意圖 本設計采用并行接口方式。 第 32 頁 第 4 章 實物完成情況 A／ D 板完成情況 A/D 板完成模擬信號到數字信號的轉換，并將轉換后的數字信號通過接口電路送到 FPGA 模塊。在 A/D 轉換的量化過程中，必須將采樣保持的電壓化成 A/D 轉換器能夠區(qū)分的最小單位的整數倍。數字信號處理系統中運算過程的有限字長效應所造成的誤差與運算方式和字長有關，在此數據處理過程中用到的定點乘法運算會引入舍入或截尾誤差，這種誤差是相加性的。 在 FFT 具體分析中，如采樣頻率越高，則頻率分辨率越粗；如數據分析長度越長，則頻率分辨率越高，但計算時間加長。在實際過程中遇到的序列是無限長的，用 FTF 對其進行頻譜分析時需要將其截短為 N 的有限長序列，這里取有限個數據就相當于在時域乘一個矩形窗函數，則在頻域中相當于參與相乘的兩個波形各自的頻譜的 第 35 頁 周期卷積的過 程，卷積的結果造成頻譜的失真即泄漏。本設計的信號頻率測量采用的方法是先將被測信號通過過零比較整形成方波送到DSP 芯片的 BIO 端口，用軟件實現中斷，在中斷程序中用 DPS 的定時器 /計數器來完成頻率測量。由此可知，不管計數值為多少，其最大總誤差總是 *1 個計數單位，稱之為“計數誤差”。這種方法結構簡單、使用方便。到目前為止廣泛應用的 仍然是采用基波抑制法的非線性測試儀。 綜上所述，本文的研究結果對失真度測試儀的發(fā)展和完善有較好的參考價值。 第 37 頁 參考文獻 [1] 潘松，黃繼業(yè)，王國棟。為了提高儀表的性能價格比系統往往設計成多功能系統。本設計介紹了基于 DPS 的正弦信號數字式失真測量方案利用以數字頻率合成技術的 DDS 芯片來產生精確的采樣信號來控制數據的采集，利用 FFT 對采集的數據做頻譜分析，結果用 LCD 顯示。頻譜分析法是基于非正弦的周期振蕩信號可分解成直流、基波和各次諧波的原理來進行測量的。 第 36 頁 結 論 信號失真度測試主要有兩種方法 :基波抑制法和頻譜分析法。再次，使用定時器 /計數器測量頻率時，將被測信號作為門控信號，在被測信號的上升沿控制計數器實行計數，也就是說，計數過程可能在計數脈沖周期內的任何時刻開始，而計數器是通過計數脈沖的上升沿觸發(fā)的。減小泄漏的方法是首先去更長的數據，也就是窗寬加寬，當然數據太長，必然使運算存儲量都增加，其次數據不要突然截斷，即加各種緩變的窗。在信號的失真度測量中，一般分析到 1020次的諧波即可，在此取抽樣頻率等于信號基波的 64 倍，即 32 次諧波滿足抽樣頻率等于或大于信號頻率的奈奎斯特頻率，則信號的更高次諧波在頻率中引起的混迭現象可以被忽略。若加法的結果超出了寄存器長度，截尾或舍入都無濟于事， 也就是說，它超過了表述的動態(tài)誤差，發(fā)生了溢出。量化誤差實際是 A/D轉換器始終存在的碼距誤差，也是一個理論誤差。分辨率是 A/D轉換器區(qū)分兩個輸入信號數值的能力。電源電路為 A/D 轉換器和 FPGA 模塊提供電壓，電源部分提供了 。應答 BUSY 高電平，表示 HB240128M1A 忙于內部處理，不能接收用戶命令； BUSY 低電平，表示 HB240128M1A 空閑，等待接收用戶命令。內置 RAM是 FPGA 的一種新增資源。用 FFT 對模擬信號進行譜分析的方框圖如下所示。因為NW 和 1?NW 對于推導按時間抽取的快速傅立葉變換算法并無實質性區(qū)別，因此可將 FFT和快速傅立葉反變換（ IFFT）算法合并在同一個程序中。依此類推，當 N 為 2 的整數次冪時 ( MN 2? )，由于每分解一次降低一階冪次，所以通過 M 次的分解，最后全部成為一系列 2 點 DFT 運算。 （ 8） 存盤和報表輸出 Protel DXP 提供了利用各種報表工具生成的報表（如網絡表、元件清單等），同時可以對設計 好的原理圖和各種報表進行存盤和輸出打印，為印刷板電路的設計做好準備 。網絡表是電路板和電路原理圖之間的重要紐帶。在電路設計的 整個過程中，圖紙的大小都可以不斷地調整，設置合適的圖紙大小是完成原理圖設計的第一步。 下面 詳細介紹了如何設計電路原理圖、編輯修改原理圖。原理圖中的 ERC （電氣法則檢查）工具和 PCB 的 DRC （設計規(guī)則檢查）工具能幫助設計者更快地查出和改正錯誤。 （ 2） 提供了混合電路仿真功能，為設計實驗原理圖電路中某些功能模塊的正確 與否提供了方便。早期的 Protel 主要作為印刷板自動布線工具使用，現在普遍使用的是 Altium2021 DXP SP2，它是個完整的全方位電路設計系統，包