【正文】 第 37 頁(yè) 參考文獻(xiàn) [1] 潘松，黃繼業(yè)，王國(guó)棟。為了提高儀表的性能價(jià)格比系統(tǒng)往往設(shè)計(jì)成多功能系統(tǒng)。 綜上所述，本文的研究結(jié)果對(duì)失真度測(cè)試儀的發(fā)展和完善有較好的參考價(jià)值。本設(shè)計(jì)介紹了基于 DPS 的正弦信號(hào)數(shù)字式失真測(cè)量方案利用以數(shù)字頻率合成技術(shù)的 DDS 芯片來(lái)產(chǎn)生精確的采樣信號(hào)來(lái)控制數(shù)據(jù)的采集，利用 FFT 對(duì)采集的數(shù)據(jù)做頻譜分析，結(jié)果用 LCD 顯示。到目前為止廣泛應(yīng)用的 仍然是采用基波抑制法的非線性測(cè)試儀。頻譜分析法是基于非正弦的周期振蕩信號(hào)可分解成直流、基波和各次諧波的原理來(lái)進(jìn)行測(cè)量的。這種方法結(jié)構(gòu)簡(jiǎn)單、使用方便。 第 36 頁(yè) 結(jié) 論 信號(hào)失真度測(cè)試主要有兩種方法 :基波抑制法和頻譜分析法。由此可知，不管計(jì)數(shù)值為多少，其最大總誤差總是 *1 個(gè)計(jì)數(shù)單位，稱之為“計(jì)數(shù)誤差”。再次，使用定時(shí)器 /計(jì)數(shù)器測(cè)量頻率時(shí)，將被測(cè)信號(hào)作為門控信號(hào)，在被測(cè)信號(hào)的上升沿控制計(jì)數(shù)器實(shí)行計(jì)數(shù)，也就是說(shuō)，計(jì)數(shù)過(guò)程可能在計(jì)數(shù)脈沖周期內(nèi)的任何時(shí)刻開始，而計(jì)數(shù)器是通過(guò)計(jì)數(shù)脈沖的上升沿觸發(fā)的。本設(shè)計(jì)的信號(hào)頻率測(cè)量采用的方法是先將被測(cè)信號(hào)通過(guò)過(guò)零比較整形成方波送到DSP 芯片的 BIO 端口，用軟件實(shí)現(xiàn)中斷，在中斷程序中用 DPS 的定時(shí)器 /計(jì)數(shù)器來(lái)完成頻率測(cè)量。減小泄漏的方法是首先去更長(zhǎng)的數(shù)據(jù)，也就是窗寬加寬，當(dāng)然數(shù)據(jù)太長(zhǎng)，必然使運(yùn)算存儲(chǔ)量都增加，其次數(shù)據(jù)不要突然截?cái)?，即加各種緩變的窗。在實(shí)際過(guò)程中遇到的序列是無(wú)限長(zhǎng)的，用 FTF 對(duì)其進(jìn)行頻譜分析時(shí)需要將其截短為 N 的有限長(zhǎng)序列，這里取有限個(gè)數(shù)據(jù)就相當(dāng)于在時(shí)域乘一個(gè)矩形窗函數(shù)，則在頻域中相當(dāng)于參與相乘的兩個(gè)波形各自的頻譜的 第 35 頁(yè) 周期卷積的過(guò) 程，卷積的結(jié)果造成頻譜的失真即泄漏。在信號(hào)的失真度測(cè)量中，一般分析到 1020次的諧波即可，在此取抽樣頻率等于信號(hào)基波的 64 倍，即 32 次諧波滿足抽樣頻率等于或大于信號(hào)頻率的奈奎斯特頻率，則信號(hào)的更高次諧波在頻率中引起的混迭現(xiàn)象可以被忽略。 在 FFT 具體分析中，如采樣頻率越高，則頻率分辨率越粗；如數(shù)據(jù)分析長(zhǎng)度越長(zhǎng)，則頻率分辨率越高，但計(jì)算時(shí)間加長(zhǎng)。若加法的結(jié)果超出了寄存器長(zhǎng)度，截尾或舍入都無(wú)濟(jì)于事， 也就是說(shuō)，它超過(guò)了表述的動(dòng)態(tài)誤差，發(fā)生了溢出。數(shù)字信號(hào)處理系統(tǒng)中運(yùn)算過(guò)程的有限字長(zhǎng)效應(yīng)所造成的誤差與運(yùn)算方式和字長(zhǎng)有關(guān)，在此數(shù)據(jù)處理過(guò)程中用到的定點(diǎn)乘法運(yùn)算會(huì)引入舍入或截尾誤差，這種誤差是相加性的。量化誤差實(shí)際是 A/D轉(zhuǎn)換器始終存在的碼距誤差，也是一個(gè)理論誤差。在 A/D 轉(zhuǎn)換的量化過(guò)程中，必須將采樣保持的電壓化成 A/D 轉(zhuǎn)換器能夠區(qū)分的最小單位的整數(shù)倍。分辨率是 A/D轉(zhuǎn)換器區(qū)分兩個(gè)輸入信號(hào)數(shù)值的能力。 第 32 頁(yè) 第 4 章 實(shí)物完成情況 A／ D 板完成情況 A/D 板完成模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換，并將轉(zhuǎn)換后的數(shù)字信號(hào)通過(guò)接口電路送到 FPGA 模塊。電源電路為 A/D 轉(zhuǎn)換器和 FPGA 模塊提供電壓，電源部分提供了 。具體的時(shí)序?qū)?yīng)時(shí)間參數(shù)如下： 圖 串行接口 第 29 頁(yè) 圖 串口連接示 意圖 本設(shè)計(jì)采用并行接口方式。應(yīng)答 BUSY 高電平，表示 HB240128M1A 忙于內(nèi)部處理，不能接收用戶命令； BUSY 低電平，表示 HB240128M1A 空閑，等待接收用戶命令。為此，本設(shè)計(jì)應(yīng)用 Atera FPGA 的內(nèi)置 RAM 資源設(shè)計(jì)內(nèi)置 RAM，提高系統(tǒng)總體速度和可靠性。內(nèi)置 RAM是 FPGA 的一種新增資源。 存儲(chǔ)單元 RAM 是用來(lái)存儲(chǔ)輸入數(shù)據(jù)和中間運(yùn)算結(jié)果的單元，每次蝶形運(yùn)算都要經(jīng)由 RAM 讀寫輸入輸出數(shù)據(jù)，在進(jìn)行下一級(jí)變換的同時(shí)，首先應(yīng)將結(jié)果回寫到讀出數(shù)據(jù)的 RAM 存貯器中，為加快 FFT 運(yùn)算速度，構(gòu)造了雙端口 FIFO RAM 來(lái)加大數(shù)據(jù)的吞吐量，其輸入輸出共用一個(gè)時(shí)鐘，在時(shí)鐘的下降沿寫入數(shù)據(jù)，上升沿讀出數(shù)據(jù)。用 FFT 對(duì)模擬信號(hào)進(jìn)行譜分析的方框圖如下所示。 幅度譜 ： )()()( 22 kXkXkX IR ?? 第 22 頁(yè) 相位譜 ： )()(a rc ta n)( kX kXkRI?? 若信號(hào)是模擬信號(hào)，用 FFT 進(jìn)行譜分析時(shí)，首先必須對(duì)信號(hào)進(jìn)行采樣，使之變成離散信號(hào)，然后就可按照前面的方法用 FFT 來(lái)對(duì)連續(xù)信號(hào)進(jìn)行譜分析。因?yàn)镹W 和 1?NW 對(duì)于推導(dǎo)按時(shí)間抽取的快速傅立葉變換算法并無(wú)實(shí)質(zhì)性區(qū)別，因此可將 FFT和快速傅立葉反變換（ IFFT）算法合并在同一個(gè)程序中。當(dāng)需要進(jìn)行變換的序列的長(zhǎng)度不是 2 的整數(shù)次方的時(shí)候，為了使用以 2 為基的 FFT，可以用末尾補(bǔ)零的方法，使其長(zhǎng)度延長(zhǎng)至 2的整數(shù)次方。依此類推，當(dāng) N 為 2 的整數(shù)次冪時(shí) ( MN 2? )，由于每分解一次降低一階冪次，所以通過(guò) M 次的分解，最后全部成為一系列 2 點(diǎn) DFT 運(yùn)算。如 圖 AD876 引腳排列 各引腳功能： 引腳 I/O 說(shuō)明 名稱 編號(hào) AGND 1， 19 模擬地 AIN 27 I 模擬輸入 AVDD 28 5V 模擬電源 CLK 15 I 時(shí)鐘輸入 CML 26 O 內(nèi)部偏置點(diǎn)旁路，典型應(yīng)用將最小 電容從此引腳接至地 DGND 14， 20 數(shù)字地 DVDD 18 5V 數(shù)字電源 DRVDD 2 ，數(shù)字 輸入和輸出緩沖電源 DRGND 13 ，數(shù)字輸入和輸出緩沖地 D0D9 312 O 數(shù)字?jǐn)?shù)據(jù)輸出 /OE 16 O 輸出使能 REFBF 24 O 基準(zhǔn)底部強(qiáng)制 REFBS 25 O 基準(zhǔn)底部檢測(cè) STBY 17 O 等待使能 REFTF 22 O 基準(zhǔn)頂部強(qiáng)制 A/D 采樣電路 （ 1） A/D 采樣電路原理圖： 第 17 頁(yè) （ 2） A/D 采樣電路 PCB 圖 Top Layer Bottom Layer 第 18 頁(yè) A/D 轉(zhuǎn)換電路測(cè)試數(shù)據(jù) （ 1）模擬 信號(hào)經(jīng) A/D 采樣后的數(shù)字信號(hào)輸出 第 19 頁(yè) （ 2）將 AD 采樣得到的數(shù)字信號(hào)作為 DA 轉(zhuǎn)換器的輸入， DA 的輸出為： 說(shuō)明：黃色的信號(hào)是原模擬信號(hào)，藍(lán)色的信號(hào)是 DA 轉(zhuǎn)換后的輸出信號(hào) 第 20 頁(yè) FPGA 軟件部分設(shè)計(jì) FPGA 軟件設(shè)計(jì)部分主要完成時(shí)域信號(hào)到頻域信號(hào)的轉(zhuǎn)化、濾波、基波分量和各次諧波分量的提取以及失真度的計(jì)算。 （ 8） 存盤和報(bào)表輸出 Protel DXP 提供了利用各種報(bào)表工具生成的報(bào)表（如網(wǎng)絡(luò)表、元件清單等），同時(shí)可以對(duì)設(shè)計(jì) 好的原理圖和各種報(bào)表進(jìn)行存盤和輸出打印，為印刷板電路的設(shè)計(jì)做好準(zhǔn)備 。 （ 7） 編譯和調(diào)整 如果原理圖已通過(guò)電氣檢查，那么原理圖的設(shè)計(jì)就完成了。網(wǎng)絡(luò)表是電路板和電路原理圖之間的重要紐帶。 （ 4） 原理圖的布線 根據(jù)實(shí)際電路的需要，利用 SCH 提供的各種工具、指令進(jìn)行布線，將工作平面上的器件用具有電氣意義的導(dǎo)線、符號(hào)連接起來(lái)，構(gòu)成一幅完整的電路原理圖。在電路設(shè)計(jì)的 整個(gè)過(guò)程中，圖紙的大小都可以不斷地調(diào)整，設(shè)置合適的圖紙大小是完成原理圖設(shè)計(jì)的第一步。 第 14 頁(yè) 原理圖具體設(shè)計(jì)步驟： （ 1） 新建原理圖文件 在進(jìn)人 SCH 設(shè)計(jì)系統(tǒng)之前，首先要構(gòu)思好原理圖，即必須知道所設(shè)計(jì)的項(xiàng)目需要哪些電路來(lái)完成，然后用 Protel DXP 來(lái)畫出電路原理圖。 下面 詳細(xì)介紹了如何設(shè)計(jì)電路原理圖、編輯修改原理圖。 （ 7） 提供了全新的 FPGA 設(shè)計(jì)的功能，這好似以前的版本所沒有提供的功能。原理圖中的 ERC （電氣法則檢查）工具和 PCB 的 DRC （設(shè)計(jì)規(guī)則檢查）工具能幫助設(shè)計(jì)者更快地查出和改正錯(cuò)誤。 （ 4） 提供了層次原理圖設(shè)計(jì)方法，支持 “ 自上向下 ” 的設(shè)計(jì)思想，使大型電路設(shè)計(jì)的工作組開發(fā)方式成為可能。 （ 2） 提供了混合電路仿真功能，為設(shè)計(jì)實(shí)驗(yàn)原理圖電路中某些功能模塊的正確 與否提供了方便。 Protel 軟件功能強(qiáng)大、界面友好、使用方便，但它最具代表性的是電路設(shè)計(jì)和 PCB 設(shè)計(jì)。早期的 Protel 主要作為印刷板自動(dòng)布線工具使用，現(xiàn)在普遍使用的是 Altium2021 DXP SP2，它是個(gè)完整的全方位電路設(shè)計(jì)系統(tǒng)，包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印刷電路板設(shè)計(jì)（包含印刷電路板自動(dòng)布局布線），可編程邏輯器件設(shè)計(jì)、圖表生成、電路表格生成、支持宏操作等功能， 并具有 Client/Server（客戶 /服務(wù)器體系結(jié)構(gòu)，同時(shí)還兼容一些其它設(shè)計(jì)軟件的文件格式，如 ORCAD、 PSPICE、 EXCEL 等。 Protel DXP 簡(jiǎn)介 Protel 是 PROTEL 公司在 20 世紀(jì) 80 年代末推出的 CAD 工具，是 PCB 設(shè)計(jì)者的首選軟件。 DSP Builder 是一個(gè)系統(tǒng)及（或算法級(jí)）設(shè)計(jì)工具，它架構(gòu)在多個(gè)軟件工具之上，并把系統(tǒng)和 RTL 級(jí)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來(lái)， 第 13 頁(yè) 最大程度地發(fā)揮了兩種工具的優(yōu)勢(shì)。 圖 基于 FPGA 的軟件與硬件開 發(fā)流程 圖 基于 FPGA 的軟件與硬件加速器設(shè)計(jì)流 第 12 頁(yè) 圖 基于 FPGA 的硬件開發(fā)流程 圖 基于 FPGA 的系統(tǒng)升級(jí)開發(fā)流程 本設(shè)計(jì)采用 Altera 公司的 DSP Builder 開發(fā)工具完成基于 FPGA 的 DSP 設(shè)計(jì)，完成設(shè)計(jì)過(guò)程和仿真，然后把設(shè)計(jì)好的 DSP 系統(tǒng)文件轉(zhuǎn)化為 VHDL 文件，并利用Quartus II 下載到 FPGA 中。從而使設(shè)計(jì)者能遵循一條類似于軟件設(shè)計(jì)流程的開發(fā)方法進(jìn)行 FPGA 的 DSP 設(shè)計(jì)，設(shè)計(jì)效率大為提高。 圖 DSP 處理器的開發(fā)流程 第 11 頁(yè) 基于 FPGA 的 DSP 設(shè)計(jì) 在早些時(shí)候， DSP 開發(fā)者只能直接用 VHDL 或 VerilogHDL 語(yǔ)言進(jìn)行 FPGA 的 DSP系統(tǒng)設(shè)計(jì)，難度比較大。在 DSP 標(biāo)準(zhǔn)開發(fā)環(huán)境中（如 TI 的 CCS）進(jìn)行編譯、仿真，然后通過(guò) DSP 硬件仿真器在應(yīng)用板和評(píng)估板上進(jìn)行調(diào)試和實(shí)時(shí)仿真。否則無(wú)從調(diào)試軟件程序，更無(wú)法驗(yàn)證實(shí)際系統(tǒng)中各項(xiàng)技術(shù)指標(biāo)的可實(shí)現(xiàn)性及應(yīng)用系統(tǒng)的可行性。因?yàn)槿绻?dāng)系統(tǒng)最終設(shè)計(jì)并調(diào)試完成后，若發(fā)現(xiàn)由于 DSP 處理器導(dǎo)致的某項(xiàng)技術(shù)指標(biāo)不能達(dá)到，或在以后的某 項(xiàng)技術(shù)規(guī)范的升級(jí)要求中無(wú)法實(shí)現(xiàn)，將出現(xiàn)整個(gè)硬件系統(tǒng)必須重新開發(fā)的嚴(yán)重局面。這時(shí)必須十分熟悉當(dāng)前主流 DSP 器件的詳細(xì)硬件特性與價(jià)格范圍，同時(shí)還要與手頭的DSP開發(fā)硬件工具和功能模塊程序綜合起來(lái)考慮。大致步驟如下： 設(shè)計(jì)輸入 綜合 布局布線 時(shí)序分析 仿真 編程和配置 功耗分析 調(diào)試 工程更改管理 時(shí)序逼近 第 10 頁(yè) （ 1） DSP 開發(fā)者首先使用諸如 Maltab 這樣的數(shù)學(xué)開發(fā)工具對(duì) DSP 算法進(jìn)行優(yōu)化設(shè)計(jì)和仿真測(cè)試，或者用 Simulink 進(jìn)行 DSP 系統(tǒng)建模，以獲得滿足功能要求和適應(yīng)硬件特點(diǎn)的算法模 型。 DPS 具有如下一些特點(diǎn) : 在一個(gè)指令周期內(nèi)可完成一次乘法和一次加法； 程序和數(shù)據(jù)空間分開，可以同時(shí)訪問(wèn)數(shù)據(jù)和指令； 片內(nèi)具有快速 ARM，通?？赏ㄟ^(guò)獨(dú)立的數(shù)據(jù)總線在兩塊中同 時(shí)訪問(wèn)； 具有低開銷或無(wú)開銷循環(huán)及跳轉(zhuǎn)的硬件支持； 快速的中斷處理和硬件 I/O 支持； 具有在單周期內(nèi)操作的多個(gè)硬件地址產(chǎn)生器； 可以并行執(zhí)行多個(gè)操作； 支持流水線操作，使取址、譯碼和執(zhí)行等操作可以重疊執(zhí)行。在通常的實(shí)時(shí)信號(hào)處理中，它具有可程控、可預(yù)見性、精度高、