【正文】 32 開發(fā)板上原理圖中 EPCS1 的連接 SRAM： IDT71V016 的特性和電路設(shè)計(jì) 24 器件特性 IDT71V016 有如下特性： ? 64k 16 位超高速 CMOS 靜態(tài) SRAM ? 商業(yè)用（ 0℃到 70℃）和工業(yè)用（ 40℃到 85℃）兩種 ? 與時(shí)鐘周期相等的存取時(shí)間：商業(yè)用 15ns 工業(yè)用 20ns ? 一個(gè)片選端和一個(gè)輸出使能端 ? 雙向的輸入和輸出與 LVTTL 相符 ? 通過未選中芯片實(shí)現(xiàn)低電源功耗 ? 低字節(jié)和高字節(jié)使能引腳 ? 單電源 供電 ? 44 腳的 SOJ 封裝和 44 腳的 TSOP 封裝 IDT71V016 工作方式 IDT71V016 是一種高速靜態(tài)的 SRAM，其容量為 1048576Bit(64k 16 位 )。 表 36 IDT71V016 的總線操作 CS OE WE BLE BHE I/O0— I/O7 I/O8— I/O15 功能 H X X X X 高阻 高阻 未選中 — 空閑 L L H L H 輸出 高阻 低字節(jié)讀取 L L H H L 高阻 輸出 高字節(jié)讀取 L L H L L 數(shù)據(jù)輸出 輸出 字讀取 L X L L L 輸入 輸入 字寫入 L X L L H 輸入 高阻 低字節(jié)寫入 L X L H L 高阻 輸入 高字節(jié)寫入 L H H X X 高阻 高阻 輸出無效 L X X H H 高阻 高阻 輸出無效 引腳外形如下圖 33 所示： 25 1A42A33A24A15A06C S 7I / O 08I / O 19I / O 210I / O 311V d d12V s s13I / O 414I / O 515I / O 616I / O 717W E 18A 1 519A 1 420A 1 321A 1 222NC23NC24A 1 125A 1 026A927A828NC29I / O 830I / O 931I / O 1032I / O 1133V d d34V s s35I / O 1236I / O 1337I / O 1438I / O 1539B L E 40B H E 41O E 42A743A644A5S O 44 1S O 44 2S O J / T S O P 圖 33 IDT71V016 引腳外形 引腳定義如下所示： A0— A15： 16 位的地址 I/O0— I/O15： 16 位的數(shù)據(jù) CS：片選 WE：寫使能 OE：輸出使能 BHE：高字節(jié)使能 BLE：低字節(jié)使能 Vdd：電源 Vss：地 IDT71V016 的電路設(shè)計(jì) Avalone 總線是 Nios CPU 專用的片內(nèi)總線，用于整合 Nios CPU 內(nèi)核與 Nios CPU 的外設(shè)。 原理圖中 IDT71V016 的連接如下圖 34 所示。 FLASH模塊的地址總線和 Avalone總線的地址總線互連的時(shí)候需要考慮地址對(duì)齊的問題 : FLASH模塊的A0到 A18應(yīng)該對(duì)用到 Avalone總線上的 A1到 A19。 1A 1 52A 1 43A 1 34A 1 25A 1 16A 1 07A98A89NC10NC11W E 12R E S E T 13NC14NC15R Y / B Y 16A 1 817A 1 718A719A620A521A422A323A224A125A026C E 27V s s28O E 29DQ030DQ831DQ132DQ933DQ234D Q 1 035DQ336D Q 1 137V c c38DQ439D Q 1 240DQ541D Q 1 342DQ643D Q 1 444DQ745D Q 1 5/ A 146V s s47B Y T E 48A 1 6S t a nd a r d T S O P 圖 35 AM29LV800 引腳外形 引腳定義如下所示： A0— A18： 19 位的地址 DQ0— DQ14： 15 位的數(shù)據(jù)輸入輸出 DQ15/A1： DQ15(數(shù)據(jù)輸入輸出，字方式下 ) /A1(最低有效位的輸入，字節(jié)方式下 ) BYTE ： 選 擇 字 模 式 或 字 節(jié) 模 式 圖 36 AM29LV800B 引腳 定義 CE：片選 1 OE：輸出使能 28 RESET：復(fù)位 RY/BY：準(zhǔn)備就緒狀態(tài) /忙狀態(tài) Vcc： 單電源供電 Vss：地 NC： 無用引腳 AM29LV800 總線操作 如下頁表 37 所示。使用兩片IDT71V016S 組合成 32 位的 SRAM 模塊，直接連接到 FPGA 上（參考原理圖）。 IDT71V016 有兩種標(biāo)準(zhǔn)的 JEDEC 封裝： 44 腳的 SOJ 封裝和 44 腳的 TSOP 封裝。 ASDI 5 輸入 主動(dòng)串行數(shù)據(jù)輸入信號(hào)，用于向串行配置器件傳送數(shù)據(jù)，接收編程輸入到串行配置器件的數(shù)據(jù)，在 DCLK 的上升沿鎖存數(shù)據(jù) DCLK 6 輸入 串行數(shù)據(jù)時(shí)鐘輸入信號(hào)，由 Cyclone 器件提供，用于串行接口定時(shí)。 串行配置器件 ： EPCS1/EPCS4 基于 SRAM 的 Cyclone 器件在每次系統(tǒng)初始化或需要更新配置時(shí)必須重新裝配數(shù)據(jù)。 表 33 配置數(shù)據(jù)源 MSEL[1..0] 配置電路 數(shù)據(jù)源 00 主動(dòng)串行（ AS） 低成本串行配置器件 EPCS1 或 EPCS4 01 被動(dòng)串行 (PS) EPC2 配置器件、 MasterBlaster/ByteBlasterMV下載電纜或串行數(shù)據(jù)源 10 或者 11 JTAG MasterBlaster/ByteBlasterMV 下載電纜或微處理器， Jam 或 JBC 文件 配置完成以后， Cyclone 器件將會(huì)初始化所有的寄存器和 I/O 接口，然后進(jìn)入用戶模式下，執(zhí)行用戶設(shè)計(jì)文件。智能主機(jī)（微處理器） Cyclone 器件 的直流工作條件見 附 3。下面詳細(xì)的介紹主要組件。 SOPC Builder 主動(dòng)串行存儲(chǔ)器接口組件允許微處理器系統(tǒng)訪問串行配置存儲(chǔ)器。 兩個(gè) FPGA 邏輯端口能夠傳送所有的 RS232 信號(hào)，設(shè)計(jì)時(shí)可以只使用需要的信號(hào)，例如 RXD（接收數(shù)據(jù)）和 TXD（發(fā)送數(shù)據(jù)）。 Nios 開發(fā)板的組件簡(jiǎn)單介紹如下。最終，用兩層板實(shí)現(xiàn)了一般四層板的功能，不僅面積合適、工作穩(wěn)定，而且降低了開發(fā)板成本。在這樣的系統(tǒng)中，如果必要的話，動(dòng)態(tài)的總線大小調(diào)整邏輯自動(dòng)地執(zhí)行多總線周期，以便從窄的外圍設(shè)備中取出寬的數(shù)據(jù)值。在這種情況下， CPU 或 DMA控制器可以預(yù)取預(yù)定的數(shù)據(jù)，以減少同步存儲(chǔ)器的平均存取延遲。換句話說， CPU（ 或其他的總線控制器 ） 有多達(dá) 4GB 的可尋址存儲(chǔ)器范圍。 Avalon交換結(jié)構(gòu)總線支持所有總線控制器的并行事務(wù)處理，并自動(dòng)地為共享外圍設(shè)備和存儲(chǔ)器接口進(jìn)行仲裁。 ? 同步接口。 ? 片內(nèi)調(diào)試模塊。 Nios 嵌入式處理器支持 Altera 主流 FPGA 的全部系列，器件支持如表 12 所示。 （ 3） 為編譯嵌入式軟件優(yōu)化指令系統(tǒng)結(jié)構(gòu)。 表 11 Nios 嵌入式處理器典型配置比較 特 性 32位 Nios CPU 16位 Nios CPU 數(shù)據(jù)總線 寬度 /bit 32 16 11 算術(shù)邏輯單元 （ ALU） 寬度 /bit 32 16 內(nèi)部寄存器寬度 /bit 32 16 地址總線寬度 /bit 32 16 指令長(zhǎng)度 /bit 16 16 邏輯單元數(shù) （ LEs）（ 典型值 ） ① 1500 1000 MAXf 125MHz 125MHz 注： MAXf 其具體數(shù)值與器件結(jié)構(gòu)有關(guān) Nios 嵌入式處理器指令系統(tǒng)結(jié)構(gòu)的設(shè)計(jì)具有以下特性： （ 1） 在 Altera FPGA 中有效實(shí)現(xiàn)。 嵌入式設(shè)計(jì)者利用 SOPC Builder 系統(tǒng)開發(fā)工具能夠很容易地創(chuàng)建自己的處理器系統(tǒng)。 SOPC 是在 PLD 上實(shí)現(xiàn) SOC， PLD 的可編程性使 SOPC 的設(shè)計(jì)和實(shí)現(xiàn)非常方便。 在嵌入式系統(tǒng)的軟件開發(fā)過程中，采用 C 語言將是最佳的選擇。 ? 專用性強(qiáng)。比較好的發(fā)展模式是：首先建立相對(duì)通用的硬件和軟件基礎(chǔ)，然后開發(fā)出適應(yīng)各種需要的嵌入式系統(tǒng)。 Nios 嵌入式處理器是可配置的通用 RISC 處理器，可以很容易地與用戶邏輯相結(jié)合，集成到 Altera FPGA器件中。因此， FPGA在嵌入式系統(tǒng)設(shè)計(jì)領(lǐng)域已占據(jù)著越來越重要的地位。 開發(fā)板以 Altera 公司的 Cyclone 系列 FPGA— EP1C6 為核心， 在其外圍擴(kuò)展FLASH、 SRAM、 A/D、 D/A、鍵盤、 LED 顯示、 LCD 顯示、 串口通信 、 VGA 接口、PS2 接口 和 USB 接口 等器件，使其成為一個(gè)完整的嵌入式開發(fā)系統(tǒng)， 系統(tǒng)采用模塊化設(shè)計(jì)，各個(gè)模塊之間可以自由組合，使得該 開發(fā)板 的靈活性 和可擴(kuò)展性 大大提高 。 9 第 1 章 緒 論 嵌入式系統(tǒng) 是嵌入到對(duì)象體系中的專用計(jì)算機(jī)系統(tǒng)， 包括硬件和軟件兩 大 部分。 嵌入式系統(tǒng)的特點(diǎn) 嵌入式系統(tǒng)是以應(yīng)用為中心，以計(jì)算機(jī)技術(shù)為基礎(chǔ)，硬件和軟件可裁剪，適應(yīng)應(yīng)用系統(tǒng)對(duì)功能、可靠性、成本、體積和功耗等嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng)。 一般而言，嵌入式系統(tǒng)和通用計(jì)算機(jī)系統(tǒng)類似，由處理器、存儲(chǔ)器、輸入輸出接口和設(shè)備以及軟件等部分組成。 ? 實(shí)時(shí)操作系統(tǒng)支持。SOC 最大的特點(diǎn)是成功實(shí)現(xiàn)了軟硬件的無縫結(jié)合，直 接在處理器芯片內(nèi)嵌入操作系統(tǒng)的代碼模塊。 Altera 是 PLD 的大型生產(chǎn)商，生產(chǎn)的 PLD 有 CPLD（ Complex Programmable Logic Device，復(fù)雜可編程邏輯器件）和 FPGA（ Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）兩大系列。例如一個(gè) 16位 Nios CPU，在片內(nèi) ROM 中運(yùn)行一個(gè)小程序，可以制作成一個(gè)實(shí)際的序列發(fā)生器或控制器，并且能夠代替固 定編碼的狀態(tài)機(jī)。 ? 最大的時(shí)鐘速度。 ? 快速的中斷處理。 表 13 Nios 嵌入式處理器系統(tǒng)組件、開發(fā)工具和開發(fā)平臺(tái) 系 統(tǒng) 組 件 開 發(fā) 工 具 開 發(fā) 平 臺(tái) CPU SOPC Builder 開發(fā)套件 Avalon 交換結(jié)構(gòu)總線 Quartus II 設(shè)計(jì)軟件 軟件授權(quán) 12 外圍 設(shè)備 GNUPro嵌入式軟件開發(fā)工具 片內(nèi)調(diào)試模塊 第三方工具 Nios 嵌入式處理器系統(tǒng) 組件 Nios 嵌入式處理器系統(tǒng)包括一個(gè)或多個(gè) Nios CPU、 Avalon 交換結(jié)構(gòu)總線和其他組件。 Avalon 交換結(jié)構(gòu)總線 Avalon 交換結(jié)構(gòu)總線是 Altera 開發(fā)的用于 Nios 嵌入式處理器的參數(shù)化接口總線，由一組預(yù)定義的信號(hào)組成，用戶用這些信號(hào)可以連接一個(gè)或多個(gè) IP 模塊。 ? 數(shù)據(jù)流處理。 瓶頸 控制器 1 （ 系統(tǒng) CP U ） 控制器 2 （ D M A 控制器 ） 控制器 從屬設(shè)備 仲裁器 系統(tǒng)總線 UA R T P IO 程序 存儲(chǔ)器 數(shù)據(jù) 存儲(chǔ)器 圖 12 傳統(tǒng)總線結(jié)構(gòu) Avalon 交換結(jié)構(gòu)總線使用從屬設(shè)備側(cè)仲裁技術(shù)，使并行多控制器操作最大限度地提高系統(tǒng)性能。 14 分離 的地址和數(shù)據(jù)通路為片內(nèi)用戶邏輯提供了一個(gè)極其容易的連接，用戶自定義外圍設(shè)備不需要數(shù)據(jù)和地址總線周期譯碼?？刂破鞑槐剡B續(xù)地讀取從屬設(shè)備中的狀態(tài)寄存器來決定從屬設(shè)備是否可以發(fā)送或接收數(shù)據(jù)。 系統(tǒng)設(shè)計(jì) 原理 系統(tǒng)設(shè)計(jì)原理框圖如下圖 21 所示。 圖 22 開發(fā)板組合結(jié)構(gòu)圖 開發(fā)板組件與理論分析 Nios 嵌入式系統(tǒng) 開發(fā)板為開發(fā)嵌入式系統(tǒng)提供硬件平臺(tái)， 本畢設(shè) 這次使用 的 FPGA 為 Cyclone 系列的EP1C6Q240C8，其具有 5980 個(gè)邏輯單元和 234kbits 的片內(nèi)存儲(chǔ)器。 Flash 存儲(chǔ)器與 SRAM 共用地址和數(shù)據(jù)總線。 兩個(gè)插座包含