【正文】 Excalibur 高性能，處理器硬核解決方案 APEX 20K/KE/KC 高性能，中到高密度 FLEX 10K/KE 低成本，低到中密度 ACEX 1K 低成本，低到中密度 HardCopy 高密度，大批量 ASIC替換器件 隨著超過 1 萬個(gè) Nios 開發(fā)套件的交付使用， Nios 嵌入式處理器已經(jīng)成為嵌入式處理器軟核的標(biāo)準(zhǔn)。 表 13 Nios 嵌入式處理器系統(tǒng)組件、開發(fā)工具和開發(fā)平臺 系 統(tǒng) 組 件 開 發(fā) 工 具 開 發(fā) 平 臺 CPU SOPC Builder 開發(fā)套件 Avalon 交換結(jié)構(gòu)總線 Quartus II 設(shè)計(jì)軟件 軟件授權(quán) 12 外圍 設(shè)備 GNUPro嵌入式軟件開發(fā)工具 片內(nèi)調(diào)試模塊 第三方工具 Nios 嵌入式處理器系統(tǒng) 組件 Nios 嵌入式處理器系統(tǒng)包括一個(gè)或多個(gè) Nios CPU、 Avalon 交換結(jié)構(gòu)總線和其他組件。 下列組件可用于生成基于 Nios 處理器的嵌入式系統(tǒng)： ? Nios CPU。 ? 外圍設(shè)備和存儲(chǔ)器接口。 設(shè)計(jì)者能夠使用 SOPC Builder 設(shè)計(jì) Nios 處理器系統(tǒng)，如圖 11 所示 。 Avalon 交換結(jié)構(gòu)總線 Avalon 交換結(jié)構(gòu)總線是 Altera 開發(fā)的用于 Nios 嵌入式處理器的參數(shù)化接口總線，由一組預(yù)定義的信號組成，用戶用這些信號可以連接一個(gè)或多個(gè) IP 模塊。 Avalon 交換結(jié)構(gòu)總線需要極小的 FPGA 資源，提供完全的同步操作，它的重要特性有： ? 簡單的基于向?qū)У呐渲谩? ? 多達(dá) 4GB 的地址空間。 ? 嵌入的地址譯碼。 ? 數(shù)據(jù)流處理。 （ 1）簡單的基于向?qū)У呐渲? 13 Altera 的 SOPC Builder 系統(tǒng)開發(fā)工具中易于使用的圖形用戶界面引導(dǎo)用戶進(jìn)行增加外圍設(shè)備、指定控制器和從屬設(shè)備關(guān)系以及定義存儲(chǔ)地址等操作。 （ 2）并行的多控制器 Nios 開發(fā)者可以按照自己的特殊操作需要?jiǎng)?chuàng)建自定義的系統(tǒng)總線結(jié)構(gòu)，優(yōu)化自己的系統(tǒng)數(shù)據(jù)流。另外，直接存儲(chǔ)器存取 （ DMA） 設(shè)備能被用于與其從屬設(shè)備一起提供總線控制能力。 瓶頸 控制器 1 （ 系統(tǒng) CP U ） 控制器 2 （ D M A 控制器 ） 控制器 從屬設(shè)備 仲裁器 系統(tǒng)總線 UA R T P IO 程序 存儲(chǔ)器 數(shù)據(jù) 存儲(chǔ)器 圖 12 傳統(tǒng)總線結(jié)構(gòu) Avalon 交換結(jié)構(gòu)總線使用從屬設(shè)備側(cè)仲裁技術(shù)，使并行多控制器操作最大限度地提高系統(tǒng)性能。 A v a lo n 總線 控制器 1 （ 系統(tǒng) CP U ） 控制器 2 （ D M A 控制器 ） 控制器 從屬設(shè)備 仲裁器 UA R T P IO 程序 存儲(chǔ)器 數(shù)據(jù) 存儲(chǔ)器 圖 13 并行多控制器 Avalon 交換總線結(jié)構(gòu) 在這樣的系統(tǒng)中，快速以太網(wǎng)等高速外圍設(shè)備可以在不暫停 CPU 的情況下直接存取數(shù)據(jù)存儲(chǔ)器。 （ 3）多達(dá) 4GB 的地址空間 存儲(chǔ)器和外圍設(shè)備可以映射到 32 位地址空間的任何地方。 （ 4）同步接口 所有的 Avalon 信號和 Avalon 總線時(shí)鐘同步，這使相應(yīng)的 Avalon 交換結(jié)構(gòu)總線時(shí)間性能簡單化，便于高速外圍設(shè)備的集成。 14 分離 的地址和數(shù)據(jù)通路為片內(nèi)用戶邏輯提供了一個(gè)極其容易的連接，用戶自定義外圍設(shè)備不需要數(shù)據(jù)和地址總線周期譯碼。這是因?yàn)?，控制器可以先發(fā)出讀寫請求，在執(zhí)行一個(gè)無關(guān)的任務(wù)后接收數(shù)據(jù)。 例如，這對在連續(xù)的地址內(nèi)同時(shí)進(jìn)行取指令操作和 DMA 傳輸非常有好處。 （ 7）數(shù)據(jù)流處理 帶 Avalon 交換矩陣的數(shù)據(jù)流處理在數(shù)據(jù)流控制器和數(shù)據(jù)流從屬設(shè)備之間建立一個(gè)開放的通道，以完成連續(xù)的數(shù)據(jù)傳送?？刂破鞑槐剡B續(xù)地讀取從屬設(shè)備中的狀態(tài)寄存器來決定從屬設(shè)備是否可以發(fā)送或接收數(shù)據(jù)。這對 DMA 傳輸尤其有用。例如， 32 位數(shù)據(jù)總線的系 統(tǒng)可以容易地集成 8 位閃速存儲(chǔ)器器件。 SOPC Builder自動(dòng)地添加完成大小調(diào)整和定位調(diào)整所需要的專用邏輯。 系統(tǒng)設(shè)計(jì) 原理 系統(tǒng)設(shè)計(jì)原理框圖如下圖 21 所示。 系統(tǒng)提供 、 穩(wěn)定電壓，支持 JTAG 下載口配置 FPGA，通過兩個(gè)歐式 396 插座引出剩余用戶I/O 口 、 FPGA 鎖相環(huán)輸出、 穩(wěn)定電源和多個(gè)接地引腳等。 系統(tǒng)布線 時(shí)充分考慮到 PCB 布局對信號傳輸?shù)挠绊?，盡量使所有的地址線到達(dá) FPGA 的距離接近，避免 16 高頻信號傳輸過程中的相位變化引起誤判，數(shù)據(jù)線的布局也遵循同樣的原則。 與主開發(fā)板配套使用的，還有另一 塊底板，底板可以看作是一個(gè)載體，在其上不僅留出了主開發(fā)板的接口，而且留出了 A/D、 D/A、 LCD 和鍵盤等模塊的接口，這些?？旒床寮从茫浜现鏖_發(fā)板工作，使其能夠完成復(fù)雜的 EDA 設(shè)計(jì)。 圖 22 開發(fā)板組合結(jié)構(gòu)圖 開發(fā)板組件與理論分析 Nios 嵌入式系統(tǒng) 開發(fā)板為開發(fā)嵌入式系統(tǒng)提供硬件平臺， 本畢設(shè) 這次使用 的 FPGA 為 Cyclone 系列的EP1C6Q240C8，其具有 5980 個(gè)邏輯單元和 234kbits 的片內(nèi)存儲(chǔ)器。 默認(rèn)參考設(shè)計(jì)提供從主計(jì)算機(jī)向開發(fā)板下載新的用戶定義硬件和軟件配置數(shù)據(jù)的功能，下載可以使用串行電纜、 JTAG 電纜等。 Nios 開發(fā)板具有如下組件： ? Cyclone EP1C6Q240C8 器件 ? 8MBit Flash ? 256kByte SRAM ? 兩個(gè) RS232 DB9 串行口 ? 兩個(gè) 擴(kuò)展插座，一共包括 92 個(gè) Cyclone 用戶 I/O 引腳 ? 八個(gè)連接到 Cyclone 用戶 I/O 引 腳的發(fā)光二極管 ? 四個(gè)連接到 Cyclone 用戶 I/O 引腳的按鈕開關(guān) ? EPCS1 串行配置器件 ? 用 Altera 下載電纜連接 Cyclone 器件的 JTAG 插座 ? 50MHz 振蕩器和零偏移時(shí)鐘分配電路 ? 加電復(fù)位電路 當(dāng)開發(fā)板加電時(shí)，開發(fā)板上的配置邏輯使用保存在串行配置器件 EPCS1 中的硬件配置數(shù)據(jù)配置 Cyclone，器件配置完成后 Cyclone 中的 Nios 處理器開始工作，執(zhí)行 Flash 中的啟動(dòng)代碼程序。 （ 1） Cyclone EP1C6Q240C8 器件 17 本 Nios 開發(fā)板上的 FPGA 是 240 腳 FBGA 封裝的 Cyclone EP1C6Q240C8 器件 ,其特性如下表 21 所示。 Flash 存儲(chǔ)器與 SRAM 共用地址和數(shù)據(jù)總線。 SRAM 和 Flash 存儲(chǔ)器共用地址和數(shù)據(jù)總線。開發(fā)板上的兩個(gè)串行口一個(gè)用來 調(diào)試，另一個(gè)用來提供給用戶使用，兩個(gè)串行口以相同的方式連接到 FPGA， Nios 處理器系統(tǒng)可以將任何一個(gè)串行口用于任何目的，不受原理圖上標(biāo)記的限制。當(dāng)發(fā)送或接收數(shù)據(jù)時(shí) RXD 和 TXD 信號的發(fā)光二極管給出相應(yīng)的指示。 兩個(gè)插座包含以下引腳： ? 96 個(gè)用戶 I/O 引腳，全部連接到 FPGA 器件的用 戶 I/O 引腳，每個(gè)信號與擴(kuò)展插座之間有一個(gè) 33歐姆以實(shí)現(xiàn)隔離和電平保護(hù) ? 經(jīng)過緩沖的零偏移 FPGA 鎖相環(huán) PLL 輸出 ? 電源引腳 ? 5V 電源引腳 ? 多個(gè)地引腳 （ 6）發(fā)光二極管 Nios 開發(fā)板上有八個(gè)發(fā)光二極管 LED1— LED8，其直接連接到 FPGA 的 I/O 引腳上，當(dāng) FPGA 引腳輸出高電平時(shí)對應(yīng)的發(fā)光二極管亮。 另一個(gè)位是復(fù)位開關(guān)，用于系統(tǒng)的全局復(fù)位，按下時(shí)輸入低電平。 利用 Cyclone 器件新的數(shù)據(jù)壓縮特性，設(shè)計(jì)者可以使用較小的串行配置器件配置大的 Cyclone 器件 ,串行配置器件不能級連。 （ 9）電源電路 Nios 開 發(fā)板可以用 5V 未穩(wěn)壓的電壓源，板上電源電路產(chǎn)生 、 穩(wěn)定電源。 電源只用做 Cyclone 器件核心的電源，不用于任何插座。 開發(fā)板 電路設(shè)計(jì) 原理圖 與 PCB 布線圖 原理圖如下圖 23 所示。 19 圖 24 印制電路板 PCB 圖 20 第 3 章 Nios 嵌入式系統(tǒng)開發(fā)板硬件開發(fā) 硬件開發(fā)環(huán)境概述 Nios 開發(fā)板為開發(fā)嵌入式系統(tǒng)提供硬件平臺 ， Nios 開發(fā)板具有如下組件： Cyclone EP1C6Q240C8 器件、8MBit Flash、 256kByte SRAM、兩個(gè) RS232 DB9 串行口、兩個(gè) 擴(kuò)展插座，一共包括 92 個(gè) Cyclone 用戶 I/O 引腳、八個(gè)連接到 Cyclone 用戶 I/O 引腳的發(fā)光二極管、四個(gè)連接到 Cyclone 用戶 I/O 引腳的按鈕開關(guān)、EPCS1 串行配置器件、用 Altera 下載電纜連接 Cyclone 器件的 JTAG 插座、 50MHz 振蕩器和零偏移時(shí)鐘分配電路和加電復(fù)位電路等。 FPGA： EP1C6QC240C8 的特性和電路設(shè)計(jì) Cyclone 器件是基于 、 、全銅 SRAM 工序，多達(dá) 20210 個(gè)邏輯單元（ LE）和 288KB SRAM的 FPGA 器件，具有時(shí)鐘鎖相環(huán)路（ PLL）、連接 DDR SDRAM 的雙數(shù)據(jù)速率（ DDR）接口和快速環(huán)路RAM(FCRAM)內(nèi)存需求，支持不同的 I/O 標(biāo)準(zhǔn)，包含數(shù)據(jù)速率達(dá) 311Mb/s 的 LVDS 和 66MHz 32 位外 設(shè)組件互連（ PCI）接口。 ? 2910— 20210 個(gè)邏輯單元（ LE） ? 多達(dá) 294912 位 RAM(36864B) ? 支持低成本串行配置器件（ EPCS1 或 EPCS4）配置 ? 支持 LVTTL、 LVCMOS、 SSTL2 和 SSTL3I/O 標(biāo)準(zhǔn) ? 支持 66MHz 32 位 PCI 標(biāo)準(zhǔn)和高速（ 311Mb/s） LVDS ? 兩個(gè) PLL 提供時(shí)鐘倍頻和相移 ? 多達(dá)八個(gè)全局時(shí)鐘線，每個(gè)邏輯塊陣列（ LAB）可用六個(gè)時(shí)鐘源 ? 支持 DDR SDRAM(133MHz)、 FCRAM 和單數(shù)據(jù)速率 (SDR)SDRAM ? 支持知識產(chǎn)權(quán) (IP)核，包含 Altera MegaCore 函數(shù)和 AMPP mega 函數(shù) 表 31 Cyclone 器件特性 特性 EP1C3 EP1C6 EP1C12 EP1C20 邏輯單元（ LE） 2910 5980 12060 20210 M4K RAM 塊（ 128 36位） 13 20 52 64 總 RAM 位 59904 92160 239616 294912 鎖相環(huán)（ PLL） 1 2 2 2 最大用戶 I/O 引腳 104 185 249 301 引腳說明 21 240 引腳 PQFP 封裝的引腳功能見附 3。 工作條件 Cyclone 器件有民用和工業(yè)兩個(gè)等級，工業(yè)級器件可能有速度等級可用性限制。 Cyclone 器件 推薦工作條件見附 3。 串行配置器件： EPCS1 的特性和電路設(shè)計(jì) Cyclone FPGA 的配置 Cyclone 器件可以用以用多種配置方式，這些配置方式包括主動(dòng)串行配置、被動(dòng)串行配置、基于 JTAG 口的配置，其中主動(dòng)串行配置是用一種新的低成本的串行配置器件。 Cyclone 器件用 SRAM 單元來存儲(chǔ)配置數(shù)據(jù)，因?yàn)?SRAM 存儲(chǔ)器是不穩(wěn)定的，所以配置數(shù)據(jù)在每次系統(tǒng)上電時(shí)都需要下載到 Cyclone 器件中，配置數(shù)據(jù)可以通過主動(dòng)串行方式、被動(dòng)串行方式和 JTAG 等方式下載，如表 32 所示。串行配置器件（ EPCS1 或者 EPCS4） 被動(dòng)串行方式 EPC EPC1 串行配置器件 下載電纜 JTAG 接口方式 智能主機(jī)（微處理器） 如果系統(tǒng)設(shè)計(jì)只要求用到一種配置方式，那么兩個(gè) MSEL 腳就可以接到 VCC 或者 GND 上，如果設(shè)計(jì)要求多于一種配置方式，那么 MSEL 腳在 Cyclone 器件配置完成以后可以轉(zhuǎn)換。盡管如此， MSEL 腳在開始重新配置時(shí)必須有效。 Cyclone 器件通過串行配置器件進(jìn)行配置時(shí)，串行配置器件上的 4 個(gè)控制引腳 nCS、 DCLK、 ASDI、 DATA 22 分別與 Cyclone 器件的控制信號 nCSO、 DCLK、 ASDO、 DATA0 直接相連。 1 0 k 1 0 k 1 0 k3 .3 V1122334455667788991010 編程插座n C SD C L KA S D ID A T A 串行配置器件n C S OD C L KA S D OD A T A 0C O N F _ D O N En C O N F I Gn C EM S E L 0M S E L 1n S T A T U Sn C E O C y c l o n e 器件 圖 31 用 AS 配置方式配置 Cyclone