【正文】 ....................................................... 1 失真度測試儀介紹 ............................................................................................... 1 失真度測試儀的發(fā)展?fàn)顩r ................................................................................... 2 技術(shù)指標(biāo) ............................................................................................................... 3 第 2 章 軟件工具介紹 .............................................................................................. 4 FPGA基本知識 .................................................................................................. 4 FPGA 的基本結(jié)構(gòu)簡介 .......................................................................... 4 FPGA 的設(shè)計(jì)流程 .................................................................................... 4 QUARTUS II基本知識 ...................................................................................... 8 Quaturs II 的優(yōu)點(diǎn)功能簡介 ............................................................ 4 Quaturs II 設(shè)計(jì)流程 .......................................................................... 4 DSP技術(shù)簡介 .......................................................................................... 9 現(xiàn)代 DSP 實(shí)現(xiàn)方案及設(shè)計(jì)流程概述 ................................................. 4 基于 FPGA 的 DSP 設(shè)計(jì) ......................................................................... 4 PROTEL DXP 簡介 .................................................................... 錯(cuò)誤 !未定義書簽。 參考文獻(xiàn) .............................................................................................................................. 37 附 錄 1 標(biāo)題 ...................................................................................... 錯(cuò)誤 !未定義書簽。 第 1 頁 第 1 章 緒 論 課題意義 在電子工程的設(shè)計(jì)和應(yīng)用中，信號無論在開路傳輸或閉環(huán)傳輸過程中都會受到環(huán)境、傳輸網(wǎng)絡(luò)的工作狀態(tài)和應(yīng)用元件參數(shù)變化的影響，其或多或少的改變了原始信號的性質(zhì)，這種變化就是所謂的信號畸變現(xiàn)象，通常叫做失真。在無線電計(jì)量測試中，許多參數(shù)的準(zhǔn)確測量都涉及失真度測量問題。其次通過非線性失真測試還可以考察傳輸網(wǎng)絡(luò)的失真性質(zhì)，有利于改進(jìn)傳輸 網(wǎng)絡(luò)的性質(zhì)。因此認(rèn)真分析并處理好失真度問題是非常重要的。 如果負(fù)載與信號頻率無關(guān) ，則信號的失真度也可以定義為全部諧波電壓的有效 值與基波電壓的有效值之比并以百分?jǐn)?shù)表示 即 2 2 223111... 100%nU U Uppr pU ? ? ??? ? ? 式中： r 為失真度； p 為信號總功率； P1 為基波信號功率； U1 為基波電壓的有效值；U1~Un 為諧波電壓的有效值。一般模擬式的失真度測試儀都采用基波剔除法，此類失真度測試儀所能測量的最低頻率為 2Hz。第二類失真度測量方法為頻譜分析法。本課題采用 FFT 法測量失真度。 第 2 頁 失真度測試儀的發(fā)展?fàn)顩r 在上世紀(jì) 50 年代以前，由于受技術(shù)條件的限制對非線性失真的分析方法采用典型的單信號輸入法。由于當(dāng)時(shí)不可能有優(yōu)良的選頻電壓表去監(jiān)測被測網(wǎng)絡(luò)的各次諧波成分，而是采用基波抑制法直接測量總諧波的有效值，通過技術(shù)處理讀取被測網(wǎng)絡(luò)的失真度值。我國直到上個(gè)世紀(jì) 50 年代末才開始試制電子管程式的失真度測試儀，并在國內(nèi)相繼推出 52 一 I 型、 52 一 II 型 、 52 一 IA 型失真度測試儀。 上個(gè)世紀(jì) 60 年代末期，國際上己經(jīng)普遍的應(yīng)用晶體管程式的失真度測試儀。在此期間，為配合收音機(jī)、錄音機(jī)生產(chǎn)流水線的快速測量非線性失真特性指標(biāo)，設(shè)計(jì)出 BS4 型、 BSS 型等自動點(diǎn)頻失真儀。 早期的失真度測量儀均采用單組基波抑制網(wǎng)絡(luò)，其基波抑制點(diǎn)處的平衡狀態(tài)受實(shí)際元件參數(shù)隨溫度、濕度的變化影響很大，穩(wěn)定性差。 自上個(gè)世紀(jì) 30 年代后出現(xiàn)失真度測量以后，其基本原理均采用基波抑制法，應(yīng)用電路以采用文式電路、雙 T 網(wǎng)絡(luò)最為普遍。由于技術(shù)難度較高，操作不便，計(jì)算復(fù)雜而不易推廣。 隨著微處理器的發(fā)展，特別是上個(gè)世紀(jì) 90 年代后，諧波分析法重新返回了失真度測量分析的舞臺。這種 第 3 頁 儀 器對音頻傳輸設(shè)備的性能分析非常方便，是失真度測量設(shè)備的最新發(fā)展技術(shù)。 顯示電路能夠完成 失真度的 顯示。 第 4 頁 第 2 章 軟件工具介紹 FPGA 基本知識 FPGA 基本結(jié)構(gòu)簡介 FPGA 即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 采用了邏輯單元陣列 LCA 這樣一個(gè)新概念，內(nèi)部包含可配置邏輯模塊 CLB、輸入 /輸出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 具有掩膜可編程門陣列的通用 結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互聯(lián)資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。 每個(gè)單元簡介如下： 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA的 I/O單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。一般來說，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。由于 FPGA 內(nèi)部除了基本可編程邏輯單元 外，還有嵌入式的 RAM、 PLL 或者是DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡單科學(xué)的方法是用器件的 Register 或 LUT 的數(shù)量衡量。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。寫入 CAM 的數(shù)據(jù)會和其內(nèi)部存儲的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成 RAM、 ROM、FIFO 等存儲結(jié)構(gòu) 。布線資源的劃分： ）全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； ）長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時(shí)鐘信號的布線（這里不懂什么是 “ 第二全局時(shí)鐘信號 ” ）； ）短線資源：用來完成基本邏 輯單元間的邏輯互連與布線； ）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號線。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 FPGA 設(shè)計(jì)流程 FPGA 設(shè)計(jì) 大 體分為設(shè)計(jì)輸入、綜合、 功能仿真 (前仿真 )、實(shí)現(xiàn)、時(shí)序仿真 (后仿真 )、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 2 所示 。 設(shè)計(jì)輸入 第 6 頁 設(shè)計(jì)輸入包括使用硬件描述語言 HDL、狀態(tài)圖與原理圖輸入三種方式 .HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式 ， 除 IEEE 標(biāo)準(zhǔn)中 VHDL 與Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專用語言 ， 如 Quartus 下的 語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng) ， 使其描述的電路能特定綜合器 (如 Synopsys 公司的 FPGA Compiler II 或 FPGA Express)作用下以具體硬件單元較好地實(shí)現(xiàn) 。 常用方式是以 HDL 語言為主 ， 原理圖為輔 ， 進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色 。 如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng) 表而直接進(jìn)行布局布線 ， 布局布線后 ， 可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理 。 因此 ， 綜 合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān) . FPGA Compiler II 是一個(gè)完善的 FPGA 邏輯分析、綜合和優(yōu)化工具，它從 HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟 .其中，分析是采用 Synopsys 標(biāo)準(zhǔn)的 HDL 語法規(guī)則對 HDL 源文件進(jìn)行分析并糾正語法錯(cuò)誤 。而優(yōu)化則是根據(jù)用戶的設(shè)計(jì)約束對速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一個(gè)優(yōu)化的 FPGA 網(wǎng)表文件，以供 FPGA 布局 和布線工具使用，即將電路優(yōu)化于特定廠家器件庫，獨(dú)立于硅持性，但可以被約束條件所驅(qū)動 。 在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊的算子共享、寄存器的扇出等 .如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先 第 7 頁 綜合下級模塊，后綜合上級模塊 .在進(jìn)行上級模塊綜合 埋設(shè)置下級模塊為 Don39。 綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等 。 前仿真是指僅對邏輯功能進(jìn)行測 試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性 。 設(shè)計(jì)實(shí)現(xiàn) 1. 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件 (如配置文件與相關(guān)報(bào)告 ).通?？煞譃槿缦挛鍌€(gè)步驟 。 (2) 映射 :將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過程 。布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接 。 (4) 時(shí)序提取 :產(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用 。 在實(shí)現(xiàn)過程中可以進(jìn)行選項(xiàng)設(shè)置 。 QuartusII 設(shè)計(jì)軟件可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件，同時(shí)它也能生產(chǎn)供第三方 EDA 軟件使用的 VHDL 和 Verilog 網(wǎng)表文件。 在調(diào)試過程中， RTL 查看器設(shè)計(jì)者提供了整體設(shè)計(jì)的門級原理圖和層次結(jié)構(gòu)列表，并列出了整體設(shè)計(jì)的網(wǎng)表實(shí)例、基本單元、引腳和網(wǎng)絡(luò)。 RTL 查看器將幫助設(shè)計(jì)者快速地定位錯(cuò)誤，并確保所有設(shè)計(jì)模塊在功能上是正確的。 Quartus II 軟件含有 FPGA 和 CPLD 第 9 頁 設(shè)計(jì)所有階段的解決方案，如圖 所示： 圖 Quartus II設(shè)計(jì)流程 現(xiàn)代 DSP 技術(shù)簡介 數(shù)字信號處理器 DSP