【正文】 ............................................................................................ 30 多功能數(shù)字鬧鐘系統(tǒng)在 KH310 實(shí)驗(yàn)系統(tǒng)上的演示 ....................................................... 32 第七章 總結(jié)與展望 .......................................................................................................................... 36 總結(jié) ...................................................................................................................................... 36 展望 ...................................................................................................................................... 36 參考文獻(xiàn) ............................................................................................................................................ 37 致謝 .................................................................................................................................................... 38 附錄 .................................................................................................................................................... 39 源程序 ......................................................................................................................................... 39 畢業(yè)設(shè)計（論文）報告紙 1 第一章 引 言 課題研究的概況 課題研究的背景和意義 隨著科學(xué)技術(shù)的進(jìn)步，現(xiàn)在的鬧鐘也不再是過去的老樣子。如數(shù)字鬧鐘、字謎鬧鐘、小雞鬧鐘、禮品小鬧鐘、旅行鬧鐘、卡通鬧鐘、機(jī)械鬧鐘、石英鬧鐘、卡通語言鐘、掃描鐘、打鈴鐘、工藝鐘等系列產(chǎn)品。 數(shù)字 鐘在向美觀化、多功能化、時尚化的方面發(fā)展 ，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的要求。 多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化。由于數(shù)字集成電路的發(fā) 展和石英晶體振蕩器的廣泛應(yīng)用，使得數(shù)字鐘的精度運(yùn)用超過老式鐘表，鐘表的數(shù)字化給人們生產(chǎn)生活帶了極大的方便，而且大大地擴(kuò)展了鐘表原先的報時功能。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)、方便、新穎、有趣、直觀，設(shè)計與實(shí)驗(yàn)成 功率高、理論與實(shí)踐結(jié)合緊密、體積小、量大、 I/O口豐富、編程和加密等特點(diǎn)，并且它還具有開放的界面、豐富的設(shè)計庫、模塊化的工具以及 LPM定制等優(yōu)良性能，應(yīng)用非常方便。 本文 采用的 是基于 FPGA 的多功能數(shù)字時鐘系統(tǒng)設(shè)計。 FPGA 即現(xiàn)場可編程門列陣，它是 1985 年由美國 Xilinx 公司首家推出的一種新型的可編程邏輯器件。 FPGA 的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，工作時，這些配置數(shù)據(jù)放在片內(nèi) SRAM 或者熔絲圖上。 FPGA 的發(fā)展 十分迅速，目前已達(dá)到超過 300 萬門 /片的集成度、 3ns 內(nèi)部延時的水平。 本文使用 Altera 公司的 ACEX1K 系列的 FPGA，型號為 EP1K30Q208. 課題研究的主要任務(wù) 設(shè)計具有如下功能的數(shù)字鐘： 1）該數(shù)字鐘能進(jìn)行正常的時鐘走時功能以及日期的計時功能。 3）在 KH310 上設(shè)有專門的按 鍵 K K2 實(shí)現(xiàn)年、月、日和時、分、秒的校對功能。 4）同時設(shè)有 5 個校時模式下的 LED 燈，編號為 ① 、 ② 、 ③ 、 ④ 、 ⑤ 。 5）本時鐘帶有整點(diǎn)報時功能，用一個 LED 燈的點(diǎn)亮一秒 來 表達(dá)，該 LED 燈編號為 ⑥ 。 各個模塊設(shè)計好后，通過綜合仿真軟件 QuartusⅡ 采用 VHDL 實(shí)現(xiàn)，仿真該系統(tǒng)的各個功能模塊，并在綜合開發(fā)實(shí)驗(yàn)系統(tǒng) KH310 上調(diào)試時鐘系統(tǒng)的整體功能。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。 VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。 畢業(yè)設(shè)計（論文）報告紙 4 6）易于共享和復(fù)用 VHDL 采用基于庫 （ Library） 的設(shè)計方法，可以建立各種可再次利用的模塊。 VHDL 語言結(jié)構(gòu) VHDL 語言通常包括庫說明、實(shí)體說明、結(jié)構(gòu)體說明 3 個部分 [2]。 庫 (Library)是一些常用代碼的集合，有利于設(shè)計的重用和代碼的共享。 VHDL 設(shè)計中 3 個常用的庫： ieee 庫，std 庫和 work 庫。實(shí)體類似于原理圖中的符號，它并不描述模塊的具體功能 。 結(jié)構(gòu)體（ ARCHITECTURE）用來描述實(shí)體的內(nèi)部結(jié)構(gòu)或邏輯功能。一個實(shí)體（ ENTITY）可以有多個結(jié)構(gòu)體，設(shè)計結(jié)構(gòu)可以為多進(jìn)程，運(yùn)行是并行的，結(jié)構(gòu)體描述方式包括：行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述。 每 個單元簡介如下： 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。一般 來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。寫入 CAM 的數(shù)據(jù)會和其內(nèi)部存儲的每一個數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。 2）長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線。 4）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 公司的介紹 的應(yīng)用選擇 由于 FPGA 具備設(shè)計靈活、可以重復(fù)編程的優(yōu)點(diǎn)，因此在電子產(chǎn)品設(shè)計領(lǐng)域得到了越來越廣泛的應(yīng)用。 盡量選擇成熟的產(chǎn)品系列 FPGA 芯片的工藝一直走在芯片設(shè)計領(lǐng)域的前列，產(chǎn)品更新?lián)Q代速度非常快。廠家最新推出的 FPGA 系列產(chǎn)品一般都沒有經(jīng)過大批量應(yīng)用的驗(yàn)證。 而且，最新推出的 FPGA 芯片因?yàn)楫a(chǎn)量比較小，一般供貨情況都不會很理想，價格也會偏高一些。 盡量選擇兼容性好的封裝 FPGA 系統(tǒng)設(shè)計一般采用硬件描述語言（ VHDL）來完成設(shè)計。特別是算法實(shí)現(xiàn)的時候，在設(shè)計之前，很難估算這個算法需要占用多少FPGA 的邏輯資源。但是，現(xiàn)在的設(shè)計流程一般都是軟件和硬件并行開始設(shè)計。這就要求硬件板卡具備一定的兼容性，可以兼容不同規(guī)模的 FPGA 芯片。這樣的好處不僅可以降低成本，而且降低開發(fā)難度。 畢業(yè)設(shè)計（論文）報告紙 7 在全球不同的地區(qū)， Altera 和 Actel 公司的 FPGA 芯片產(chǎn)品的市場表現(xiàn)會有所差別。針對特定的應(yīng)用，兩個 廠家的產(chǎn)品目錄里面都可以找到適合的系列或者型號。 課題研究采用的 FPGA 介紹 本課題研究選用的是 Altera 公司的 FPGA 芯片， ACEX1K 器件系列中的 EP1K30 型號，208 個引腳， 576 個邏輯單元 ， 3 個嵌入式 RAM 塊。該器件基于 SRAM，結(jié)合查找表（ LUT）和嵌入式陣列塊（ EAB）提供了高密度結(jié)構(gòu)，可提供 10000 到 100000 可用門， 每個嵌入式陣列塊增加到 16 位寬可實(shí)現(xiàn)雙端口， RAM 位增加到 49125 個。該器件還應(yīng)用 Altera 專利技術(shù)進(jìn)行了重要的生產(chǎn)改進(jìn)，進(jìn)一步降低了器件的成本，提高了產(chǎn)品的性能價格比。但是在器件操作過程中， ACEX1K 系列器件的配置數(shù)據(jù)存儲在 SRAM 單元中，由于 SRAM 的易失性，配置數(shù)據(jù)在每次上電時必須被重新載入 SRAM。這一最新版本還包括擴(kuò)展的團(tuán)隊設(shè)計功能， 能夠有效地管理高密度設(shè)計團(tuán)隊之間的協(xié)作。 Altera 在最新版 QuartusII 軟 件中引入了新的技術(shù)改進(jìn)，以滿足客戶對 90nm 的需求，并為 65nm 工藝節(jié)點(diǎn)打下了基礎(chǔ)。該軟件的團(tuán)隊設(shè)計支持特性包括工程管理器接口、用于頂層設(shè)計的資源管理和時序預(yù)算。這一新特性支持團(tuán)隊在高密度 FPGA 設(shè)計上的協(xié)作，從而提高了團(tuán)隊效率，增強(qiáng)了設(shè)計模塊相互之間的性能。其增強(qiáng)的 I/O 引腳規(guī)劃器與 Altera知識產(chǎn)權(quán)（ IP）更直接的集成，簡化了引腳分配。圖 為 QuartusⅡ 軟件的用戶界面。 2）綜合 將 HDL 語言、原理圖等設(shè)計輸入翻譯成由與門、或門、非門、 RAM 和觸發(fā)器等基本邏輯單元組成的邏輯鏈接（網(wǎng)絡(luò)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成邏輯鏈接，輸出edf 或 vqm 等標(biāo)準(zhǔn)格式的網(wǎng)絡(luò)表文件。 4）時序分析 允許用戶分析設(shè)計中所有邏輯的時序性能，并協(xié)助引導(dǎo)布局布線以滿足設(shè)計中的時序分析要求。 5）仿真 波形矢量文件的擴(kuò)展名為“ .vwf”，仿真分為功能仿真和時序仿真，也稱為前仿真和后仿真，功能仿真是忽略延時后的仿真，是最理想的仿真，時序仿真則是加上了一些延時的仿真，是最接近于實(shí)際的仿真，在設(shè)計中通常先做功能仿真驗(yàn)證邏輯的正確性，后做時序仿真驗(yàn)證時序是否符合要求，需注意默認(rèn)為時序仿真，在設(shè)置功能仿真后需要生成功能 仿真網(wǎng)絡(luò)表。 7）下載驗(yàn)證 JTAG 下載模式相應(yīng)的文件為“ .sof”， ActiveSerial 下載模式相應(yīng)的文件為“ .pof”。 設(shè)計輸入 綜 合 功能仿真 時序仿真 器件仿真 硬件測試 設(shè)計修改 畢業(yè)設(shè)計（論文）報告紙 11 第五章 基于 FPGA 的多功能數(shù)字 時鐘 系統(tǒng)設(shè)計任務(wù)及流程 為了實(shí)現(xiàn)本系統(tǒng)設(shè)計的功能，本系統(tǒng)設(shè)計安排了用數(shù)碼管顯示，用 24 小時進(jìn)制來計時，萬年歷天部分分為 2 2 31 不同月份的計數(shù)，月份為 12 進(jìn)制，年用 100 進(jìn)制來實(shí)現(xiàn)同時也能校時和整點(diǎn)鬧鐘提示等任務(wù)。 系統(tǒng)的總體設(shè)計 整個系統(tǒng)利用 QuartusII 軟件進(jìn)行設(shè)計，以硬件描述語言 VHDL 為設(shè)計語言。為使本次設(shè)計系統(tǒng)得時鐘顯示采用數(shù)碼管顯示，計時及校時功能和整點(diǎn)提示功能得以實(shí)現(xiàn)，本系統(tǒng)設(shè)計了這幾大模塊：分頻模塊，校時模塊，計時模塊，顯示模塊，整點(diǎn)報時模塊。校時模塊可以通過控制外部電平的輸入來設(shè)置數(shù)字鐘的分、時的計數(shù)。顯示模塊通過共陰極數(shù)碼管掃描顯示，來顯示當(dāng)下的時間或設(shè)定的時間和日歷。通過以上各個模塊的組合工作，實(shí)現(xiàn)多功能數(shù)字鐘的整體功能，如圖 所示。該 模塊利用智能可編程器件開發(fā)實(shí)驗(yàn)系統(tǒng)KH310 試驗(yàn)箱上的的 1KHz 脈沖分頻得到 1Hz 的脈沖。 我們知道一個脈沖有上升沿和下降沿，那么， 1KHz 的脈沖經(jīng)過 499 次的計數(shù)循環(huán)后，使一個信號 X 產(chǎn)生一個上升沿，再過 499 次的計數(shù)循環(huán)后，使這個 X 信號產(chǎn)生一個下降沿。 當(dāng)然，在語言處理中需要有一個“翻折”的概念。139。EVENT) THEN IF CLR=39。 THEN COUNTER=0。