【正文】 Cyclone 器件特性 特性 EP1C3 EP1C6 EP1C12 EP1C20 邏輯單元（ LE） 2910 5980 12060 20210 M4K RAM 塊（ 128 36位） 13 20 52 64 總 RAM 位 59904 92160 239616 294912 鎖相環(huán)（ PLL） 1 2 2 2 最大用戶 I/O 引腳 104 185 249 301 引腳說明 21 240 引腳 PQFP 封裝的引腳功能見附 3。 各引腳的定義見附 3。 工作條件 Cyclone 器件有民用和工業(yè)兩個等級，工業(yè)級器件可能有速度等級可用性限制。 Cyclone 器件的絕對最大額度定值見附 3。 Cyclone 器件 推薦工作條件見附 3。 Cyclone 器件 的直流工作條件見 附 3。 串行配置器件： EPCS1 的特性和電路設(shè)計 Cyclone FPGA 的配置 Cyclone 器件可以用以用多種配置方式，這些配置方式包括主動串行配置、被動串行配置、基于 JTAG 口的配置，其中主動串行配置是用一種新的低成本的串行配置器件。除此之外， Cyclone 器件還可以接收壓縮數(shù)據(jù)流，并且實時的解壓縮這些數(shù)據(jù)以減少配置所需空間的大小，縮短配置所需的時間。 Cyclone 器件用 SRAM 單元來存儲配置數(shù)據(jù)，因為 SRAM 存儲器是不穩(wěn)定的，所以配置數(shù)據(jù)在每次系統(tǒng)上電時都需要下載到 Cyclone 器件中，配置數(shù)據(jù)可以通過主動串行方式、被動串行方式和 JTAG 等方式下載，如表 32 所示。 表 32 Cyclone 配置方式 配置方式 配置需求描述 主動串行方式 串行配置器件（ EPCS1 或者 EPCS4） 被動串行方式 增強型的配置器件（ EPC EPC8 或者 EPC16） EPC EPC1 串行配置器件 智能主機（微處理器） 下載電纜 JTAG 接口方式 下載電纜 智能主機（微處理器） 標準的測試和編程 Jam 語言（ STAPL） 可以通過 MSEL1 和 MSEL0 兩個引腳的電平高低來選 擇 Cyclone 器件的配置方式，見表 33。如果系統(tǒng)設(shè)計只要求用到一種配置方式，那么兩個 MSEL 腳就可以接到 VCC 或者 GND 上，如果設(shè)計要求多于一種配置方式，那么 MSEL 腳在 Cyclone 器件配置完成以后可以轉(zhuǎn)換。在用戶模式下把這兩個腳固定起來并不會影響器件操作。盡管如此， MSEL 腳在開始重新配置時必須有效。 表 33 配置數(shù)據(jù)源 MSEL[1..0] 配置電路 數(shù)據(jù)源 00 主動串行（ AS） 低成本串行配置器件 EPCS1 或 EPCS4 01 被動串行 (PS) EPC2 配置器件、 MasterBlaster/ByteBlasterMV下載電纜或串行數(shù)據(jù)源 10 或者 11 JTAG MasterBlaster/ByteBlasterMV 下載電纜或微處理器， Jam 或 JBC 文件 配置完成以后， Cyclone 器件將會初始化所有的寄存器和 I/O 接口，然后進入用戶模式下，執(zhí)行用戶設(shè)計文件。 Cyclone 器件通過串行配置器件進行配置時，串行配置器件上的 4 個控制引腳 nCS、 DCLK、 ASDI、 DATA 22 分別與 Cyclone 器件的控制信號 nCSO、 DCLK、 ASDO、 DATA0 直接相連。通過下載電纜編程的串行配置器件用 AS 配置方式對 Cyclone 器件進行配置的連接如圖 31 所示。 1 0 k 1 0 k 1 0 k3 .3 V1122334455667788991010 編程插座n C SD C L KA S D ID A T A 串行配置器件n C S OD C L KA S D OD A T A 0C O N F _ D O N En C O N F I Gn C EM S E L 0M S E L 1n S T A T U Sn C E O C y c l o n e 器件 圖 31 用 AS 配置方式配置 Cyclone 器件 Cyclone 器件在配置流程中作為配置控制器使用，通過 nCSO 信號將 nCS 置為低電平選中串行配置器件，通過 DCLK 向串行配置器件提供串行配置數(shù)據(jù)，通過 ASDO 向串行配置器件發(fā)送指令和地址，串行配置器件在 DCLK 的下降沿向 Cyclone 器件的 DATA0 發(fā)送配置數(shù)據(jù)，配置數(shù)據(jù)在 DCLK 的上升沿鎖存到 Cyclone 器件中。 Cyclone 器件在 AS 配置方式配置期間控制 CONF_DONE 和 nSTATUS 引 腳。如果 CONF_DONE 信號在配置結(jié)束時不變?yōu)楦唠娖交蜃優(yōu)楦唠娖竭^早， Cyclone 將 nSTATUS 引腳變?yōu)榈碗娖介_始重新配置。配置成功后， Cyclone 器件釋放 CONF_DONE 引腳，允許外部 10k 歐姆電阻將其上拉到高電平。 CONF_DONE 變?yōu)楦唠娖胶?Cyclone 器件開始初始化，并在 136 個時鐘周期內(nèi)完成，初始化后 Cyclone 器件進入用戶方式。 串行配置器件 ： EPCS1/EPCS4 基于 SRAM 的 Cyclone 器件在每次系統(tǒng)初始化或需要更新配置時必須重新裝配數(shù)據(jù)。串行配置 器件是具有串行接口的 Flash 存儲器件，可以存儲 Cyclone 器件的配置數(shù)據(jù)，并在上電或者重新配置時將配置數(shù)據(jù)重新載入到 Cyclone 器件。串行配置器件有如下特性： ? 串行配置 Cyclone 器件的 1Mb (EPCS1)和 4Mb (EPCS4)存儲器件 ? 低成本、低引腳數(shù)和非易失性存儲器 ? 配置電流小，等待狀態(tài)電流接近零， 工作 ? 易于使用的 4 引腳接口， 8 引腳小輪廓集成電路（ SOIC）封裝 ? 允許 Nios 處理器通過主動串行（ AS）存儲器接口存取未用的 Flash 存儲器 ? 多于 10 萬次擦除 /編程的可編程存儲器 ? 支持 ByteBlater2 下載電纜編程 ? 支持 Altera 編程單元（ AUP）編程和 BP Microsystems 及其他供應(yīng)商的編程硬件 ? 軟件設(shè)計支持 Altera QuartusⅡ 開發(fā)系統(tǒng) ? 提供存儲器陣列擦除（所有位設(shè)置為 1） 串行配置器件用來配置 Cyclone 器件，不能配置其他已有的器件系列。使用新的數(shù)據(jù)壓縮特性，可以用小容量的串行配置器件配置大容量的 Cyclone 器件。 Cyclone 器件配置文件容量和使用的串行配置器件如表 34 所示。 表 34 Cyclone 器件串行配置器件 Cyclone 器件 配置文件大?。?Mbits） 串行配置器件 EPCS1(1Mbits) EPCS4(4Mbits) EP1C3 可以 可以 23 EP1C6 可以 可以 EP1C12 可以 EP1C20 可以 串行配置器件的引腳說明如下表 35 所示。 表 35 串行配置器件引腳說明 引腳名稱 引腳號 引腳類型 說明 nCS 1 輸入 低電平有效片選輸入信號，在有效指令的開始和結(jié)束時改變，高電平時不選中器件， DATA 信號處于三態(tài)；低電平時選中器件，器件進入活動方式。 加電后需要在 nCS 上有一個下降沿，串行配置器件才能正常操作 DATA 2 輸出 串行數(shù)據(jù)輸出信號，在讀取 /配置操作期間從串行配置器件向 Cyclone 器件串行傳送數(shù)據(jù)，通過將 nCS 置為低電平選中串行配置器件， DATA 信號在 DCLK 的下降沿改變。 ASDI 5 輸入 主動串行數(shù)據(jù)輸入信號，用于向串行配置器件傳送數(shù)據(jù)，接收編程輸入到串行配置器件的數(shù)據(jù)，在 DCLK 的上升沿鎖存數(shù)據(jù) DCLK 6 輸入 串行數(shù)據(jù)時鐘輸入信號，由 Cyclone 器件提供，用于串行接口定時。出現(xiàn)在 ASDI 上的數(shù)據(jù)在 DCLK 的上升沿鎖存到串行配置器件中， DATA 上的數(shù)據(jù)在 DCLK 的下降沿改變，在 DCLK 的上升沿鎖存到 Cyclone 器件中 VCC 8 電源 電源引腳 GND 4 地 地引腳 EPCS1 的電路設(shè)計 如圖 32 所示。 圖 32 開發(fā)板上原理圖中 EPCS1 的連接 SRAM： IDT71V016 的特性和電路設(shè)計 24 器件特性 IDT71V016 有如下特性： ? 64k 16 位超高速 CMOS 靜態(tài) SRAM ? 商業(yè)用（ 0℃到 70℃）和工業(yè)用（ 40℃到 85℃）兩種 ? 與時鐘周期相等的存取時間：商業(yè)用 15ns 工業(yè)用 20ns ? 一個片選端和一個輸出使能端 ? 雙向的輸入和輸出與 LVTTL 相符 ? 通過未選中芯片實現(xiàn)低電源功耗 ? 低字節(jié)和高字節(jié)使能引腳 ? 單電源 供電 ? 44 腳的 SOJ 封裝和 44 腳的 TSOP 封裝 IDT71V016 工作方式 IDT71V016 是一種高速靜態(tài)的 SRAM，其容量為 1048576Bit(64k 16 位 )。 IDT71V016 是利用 IDT 高性能高可靠性的 CMOS 工藝制造而成的。 IDT 先進的工藝，還有創(chuàng)造性的電路設(shè)計，為我們提供了 一種解決高速存儲需要的途徑。 IDT71V016 有一個輸出使能引腳，它的操作時間可以快達 7ns，地址存取時間可以快達 12ns。 IDT71V016所有的輸入和輸出引腳都是 LVTTL 電平的，其操作都只需要 的單電源供電。 IDT71V016 采用全靜態(tài)的異步時序電路，操作時不要求時鐘和復(fù)位。 IDT71V016 有兩種標準的 JEDEC 封裝： 44 腳的 SOJ 封裝和 44 腳的 TSOP 封裝。 IDT71V016 的總線操作如下表 36 所示。 表 36 IDT71V016 的總線操作 CS OE WE BLE BHE I/O0— I/O7 I/O8— I/O15 功能 H X X X X 高阻 高阻 未選中 — 空閑 L L H L H 輸出 高阻 低字節(jié)讀取 L L H H L 高阻 輸出 高字節(jié)讀取 L L H L L 數(shù)據(jù)輸出 輸出 字讀取 L X L L L 輸入 輸入 字寫入 L X L L H 輸入 高阻 低字節(jié)寫入 L X L H L 高阻 輸入 高字節(jié)寫入 L H H X X 高阻 高阻 輸出無效 L X X H H 高阻 高阻 輸出無效 引腳外形如下圖 33 所示： 25 1A42A33A24A15A06C S 7I / O 08I / O 19I / O 210I / O 311V d d12V s s13I / O 414I / O 515I / O 616I / O 717W E 18A 1 519A 1 420A 1 321A 1 222NC23NC24A 1 125A 1 026A927A828NC29I / O 830I / O 931I / O 1032I / O 1133V d d34V s s35I / O 1236I / O 1337I / O 1438I / O 1539B L E 40B H E 41O E 42A743A644A5S O 44 1S O 44 2S O J / T S O P 圖 33 IDT71V016 引腳外形 引腳定義如下所示： A0— A15： 16 位的地址 I/O0— I/O15： 16 位的數(shù)據(jù) CS：片選 WE：寫使能 OE：輸出使能 BHE：高字節(jié)使能 BLE：低字節(jié)使能 Vdd：電源 Vss：地 IDT71V016 的電路設(shè)計 Avalone 總線是 Nios CPU 專用的片內(nèi)總線，用于整合 Nios CPU 內(nèi)核與 Nios CPU 的外設(shè)。這里的外設(shè)不一定全部是 FPGA 片外的模塊，也可以是 FPGA 片內(nèi)的部分邏輯功能模塊， Avalone 總線的主要功能相當與PC 結(jié)構(gòu)的計算機體系中的北 橋芯片。 與傳統(tǒng)的三總線結(jié)構(gòu)類似， Avalone 總線具有邏輯上的三總線的功能。但是物理形態(tài)更為靈活，利用 FPGA的片內(nèi)邏輯可以集成幾乎所有的總線譯碼機制在 FPGA 片內(nèi)，所以引出 FPGA 片外的 Avalone 總線的物理形態(tài)更接近與傳統(tǒng)三總線經(jīng)過復(fù)雜譯碼之后的形式。尤其是其控制總線以及數(shù)據(jù)總線和地址總線得寬度，可以直接指定為符合片外模塊控制邏輯的要求