【正文】 240C8 器件 ? 8MBit Flash ? 256kByte SRAM ? 兩個(gè) RS232 DB9 串行口 ? 兩個(gè) 擴(kuò)展插座，一共包括 92 個(gè) Cyclone 用戶 I/O 引腳 ? 八個(gè)連接到 Cyclone 用戶 I/O 引 腳的發(fā)光二極管 ? 四個(gè)連接到 Cyclone 用戶 I/O 引腳的按鈕開關(guān) ? EPCS1 串行配置器件 ? 用 Altera 下載電纜連接 Cyclone 器件的 JTAG 插座 ? 50MHz 振蕩器和零偏移時(shí)鐘分配電路 ? 加電復(fù)位電路 當(dāng)開發(fā)板加電時(shí)，開發(fā)板上的配置邏輯使用保存在串行配置器件 EPCS1 中的硬件配置數(shù)據(jù)配置 Cyclone，器件配置完成后 Cyclone 中的 Nios 處理器開始工作，執(zhí)行 Flash 中的啟動(dòng)代碼程序。 圖 22 開發(fā)板組合結(jié)構(gòu)圖 開發(fā)板組件與理論分析 Nios 嵌入式系統(tǒng) 開發(fā)板為開發(fā)嵌入式系統(tǒng)提供硬件平臺(tái)， 本畢設(shè) 這次使用 的 FPGA 為 Cyclone 系列的EP1C6Q240C8，其具有 5980 個(gè)邏輯單元和 234kbits 的片內(nèi)存儲(chǔ)器。 系統(tǒng)布線 時(shí)充分考慮到 PCB 布局對(duì)信號(hào)傳輸?shù)挠绊懀M量使所有的地址線到達(dá) FPGA 的距離接近，避免 16 高頻信號(hào)傳輸過(guò)程中的相位變化引起誤判，數(shù)據(jù)線的布局也遵循同樣的原則。 系統(tǒng)設(shè)計(jì) 原理 系統(tǒng)設(shè)計(jì)原理框圖如下圖 21 所示。例如， 32 位數(shù)據(jù)總線的系 統(tǒng)可以容易地集成 8 位閃速存儲(chǔ)器器件?？刂破鞑槐剡B續(xù)地讀取從屬設(shè)備中的狀態(tài)寄存器來(lái)決定從屬設(shè)備是否可以發(fā)送或接收數(shù)據(jù)。 例如，這對(duì)在連續(xù)的地址內(nèi)同時(shí)進(jìn)行取指令操作和 DMA 傳輸非常有好處。 14 分離 的地址和數(shù)據(jù)通路為片內(nèi)用戶邏輯提供了一個(gè)極其容易的連接，用戶自定義外圍設(shè)備不需要數(shù)據(jù)和地址總線周期譯碼。 （ 3）多達(dá) 4GB 的地址空間 存儲(chǔ)器和外圍設(shè)備可以映射到 32 位地址空間的任何地方。 瓶頸 控制器 1 （ 系統(tǒng) CP U ） 控制器 2 （ D M A 控制器 ） 控制器 從屬設(shè)備 仲裁器 系統(tǒng)總線 UA R T P IO 程序 存儲(chǔ)器 數(shù)據(jù) 存儲(chǔ)器 圖 12 傳統(tǒng)總線結(jié)構(gòu) Avalon 交換結(jié)構(gòu)總線使用從屬設(shè)備側(cè)仲裁技術(shù)，使并行多控制器操作最大限度地提高系統(tǒng)性能。 （ 2）并行的多控制器 Nios 開發(fā)者可以按照自己的特殊操作需要?jiǎng)?chuàng)建自定義的系統(tǒng)總線結(jié)構(gòu)，優(yōu)化自己的系統(tǒng)數(shù)據(jù)流。 ? 數(shù)據(jù)流處理。 ? 多達(dá) 4GB 的地址空間。 Avalon 交換結(jié)構(gòu)總線 Avalon 交換結(jié)構(gòu)總線是 Altera 開發(fā)的用于 Nios 嵌入式處理器的參數(shù)化接口總線，由一組預(yù)定義的信號(hào)組成，用戶用這些信號(hào)可以連接一個(gè)或多個(gè) IP 模塊。 ? 外圍設(shè)備和存儲(chǔ)器接口。 表 13 Nios 嵌入式處理器系統(tǒng)組件、開發(fā)工具和開發(fā)平臺(tái) 系 統(tǒng) 組 件 開 發(fā) 工 具 開 發(fā) 平 臺(tái) CPU SOPC Builder 開發(fā)套件 Avalon 交換結(jié)構(gòu)總線 Quartus II 設(shè)計(jì)軟件 軟件授權(quán) 12 外圍 設(shè)備 GNUPro嵌入式軟件開發(fā)工具 片內(nèi)調(diào)試模塊 第三方工具 Nios 嵌入式處理器系統(tǒng) 組件 Nios 嵌入式處理器系統(tǒng)包括一個(gè)或多個(gè) Nios CPU、 Avalon 交換結(jié)構(gòu)總線和其他組件。 ? MUL 指令：快速整數(shù)乘法單元。 ? 快速的中斷處理。 ? 在 CPU、外圍設(shè)備和存儲(chǔ)器之間自動(dòng)形成 Avalon 交換結(jié)構(gòu)接口邏輯電路。 ? 最大的時(shí)鐘速度。 32 位和 16 位 Nios 嵌入式處理器典型配置的比較如表 11 所示。例如一個(gè) 16位 Nios CPU，在片內(nèi) ROM 中運(yùn)行一個(gè)小程序，可以制作成一個(gè)實(shí)際的序列發(fā)生器或控制器，并且能夠代替固 定編碼的狀態(tài)機(jī)。 Nios處理器的易用和靈活已經(jīng)使它成為世界上最流行的嵌入式處理器。 Altera 是 PLD 的大型生產(chǎn)商，生產(chǎn)的 PLD 有 CPLD（ Complex Programmable Logic Device，復(fù)雜可編程邏輯器件）和 FPGA（ Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）兩大系列。隨著可編程邏輯器件（ Programmable Logic Device， PLD） 的廣泛應(yīng)用，可編程片上系統(tǒng)（ System on a Programmable Chip， SOPC）越來(lái)越多地受到人們的關(guān)注。SOC 最大的特點(diǎn)是成功實(shí)現(xiàn)了軟硬件的無(wú)縫結(jié)合，直 接在處理器芯片內(nèi)嵌入操作系統(tǒng)的代碼模塊。開發(fā)工具和環(huán)境一般基于通用計(jì)算機(jī)的軟硬件設(shè)備、邏輯分析儀和示波器等。 ? 實(shí)時(shí)操作系統(tǒng)支持。嵌入式系統(tǒng)一般沒(méi)有系統(tǒng)軟件和應(yīng)用軟件的明顯區(qū)分，不要求功能 的設(shè)計(jì)和實(shí)現(xiàn) 過(guò)于復(fù)雜，這既有利于控制系統(tǒng)成本，同時(shí)也有利于 保障 系統(tǒng)安全。 一般而言，嵌入式系統(tǒng)和通用計(jì)算機(jī)系統(tǒng)類似，由處理器、存儲(chǔ)器、輸入輸出接口和設(shè)備以及軟件等部分組成。 ? 嵌入式系統(tǒng)必須根據(jù)應(yīng)用需求對(duì)硬件和軟件進(jìn)行裁剪，以滿足應(yīng)用系統(tǒng)的功能、可靠性、成本、體積和功耗等要求。 嵌入式系統(tǒng)的特點(diǎn) 嵌入式系統(tǒng)是以應(yīng)用為中心，以計(jì)算機(jī)技術(shù)為基礎(chǔ)，硬件和軟件可裁剪，適應(yīng)應(yīng)用系統(tǒng)對(duì)功能、可靠性、成本、體積和功耗等嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng)。和硬核相比，軟核的使用靈活方便。 9 第 1 章 緒 論 嵌入式系統(tǒng) 是嵌入到對(duì)象體系中的專用計(jì)算機(jī)系統(tǒng)， 包括硬件和軟件兩 大 部分。雖然 ASIC 的成本很低，但設(shè)計(jì)周期長(zhǎng)、投入費(fèi)用 高、風(fēng)險(xiǎn)較大，而可編程邏輯器件（ Programmable Logical Device， PLD）設(shè)計(jì)靈活、功能強(qiáng)大，尤其是高密度現(xiàn)場(chǎng)可編程邏輯器件（ Field Programmable Gate Array,FPGA）其設(shè)計(jì)性能已完全能夠與 ASIC 媲美，而且由于 FPGA 的逐步普及，其性能價(jià)格比已足以與 ASIC 抗衡。 開發(fā)板以 Altera 公司的 Cyclone 系列 FPGA— EP1C6 為核心， 在其外圍擴(kuò)展FLASH、 SRAM、 A/D、 D/A、鍵盤、 LED 顯示、 LCD 顯示、 串口通信 、 VGA 接口、PS2 接口 和 USB 接口 等器件，使其成為一個(gè)完整的嵌入式開發(fā)系統(tǒng)， 系統(tǒng)采用模塊化設(shè)計(jì)，各個(gè)模塊之間可以自由組合，使得該 開發(fā)板 的靈活性 和可擴(kuò)展性 大大提高 。同時(shí) 開發(fā)板所提供的 豐富的接口模塊，供人機(jī)交互 和器件間通信使用 ， 方便了開發(fā)者的設(shè)計(jì)和系統(tǒng)的嵌入 ， 可以 滿足普通高等院校、科研人員等的需求 。因此， FPGA在嵌入式系統(tǒng)設(shè)計(jì)領(lǐng)域已占據(jù)著越來(lái)越重要的地位。硬件包括處理器、存儲(chǔ)器 、輸入輸出接口和外部設(shè)備 等 ， 軟件包括系統(tǒng)軟件 和應(yīng)用軟件， 嵌入式系統(tǒng) 的系統(tǒng)軟件和應(yīng)用軟件緊密結(jié)合。 Nios 嵌入式處理器是可配置的通用 RISC 處理器，可以很容易地與用戶邏輯相結(jié)合，集成到 Altera FPGA器件中。 可以從以下幾個(gè)方面來(lái)理解嵌入式系統(tǒng)的含義： ? 嵌入式系統(tǒng)面向用戶、面向產(chǎn)品和面向應(yīng)用，必 須與具體應(yīng)用相結(jié)合才會(huì)具有生命力，才更具有優(yōu)勢(shì)。比較好的發(fā)展模式是：首先建立相對(duì)通用的硬件和軟件基礎(chǔ)，然后開發(fā)出適應(yīng)各種需要的嵌入式系統(tǒng)。但作為專用計(jì)算機(jī)系統(tǒng)的嵌入式系統(tǒng)與通用計(jì)算機(jī)系統(tǒng)相比，具有以下幾個(gè)重要特征。 ? 專用性強(qiáng)。嵌入式系統(tǒng)的應(yīng)用程序可以不需要操作系統(tǒng)的支持直接運(yùn)行，但為了合理地調(diào)度多任務(wù)，充分利用系統(tǒng)資源，用戶必須自行選配實(shí)時(shí)操作系統(tǒng)（ RealTime Operating System， RTOS）開發(fā)平臺(tái)，這樣才能保證程序執(zhí)行的實(shí)時(shí)性和可靠性，減少開發(fā)時(shí)間，保障軟件質(zhì)量。 在嵌入式系統(tǒng)的軟件開發(fā)過(guò)程中，采用 C 語(yǔ)言將是最佳的選擇。此外， SOC有極高的綜合性，在一個(gè)芯片內(nèi)部運(yùn)用 VHDL 等硬件描述語(yǔ)言可以實(shí)現(xiàn)復(fù)雜的系統(tǒng)。 SOPC 是在 PLD 上實(shí)現(xiàn) SOC， PLD 的可編程性使 SOPC 的設(shè)計(jì)和實(shí)現(xiàn)非常方便。 CPLD 和 FPGA 的結(jié)構(gòu)有所不同，但功能差別不大，作為新產(chǎn)品的 FPGA 要比早期的 CPLD 性能強(qiáng)大。 嵌入式設(shè)計(jì)者利用 SOPC Builder 系統(tǒng)開發(fā)工具能夠很容易地創(chuàng)建自己的處理器系統(tǒng)。又如一個(gè) 32 位 Nios CPU，與外圍設(shè)備、硬件加速單位和自定義指令一起，構(gòu)成一個(gè)功能強(qiáng)大的 32 位嵌入式處理器系統(tǒng)。 表 11 Nios 嵌入式處理器典型配置比較 特 性 32位 Nios CPU 16位 Nios CPU 數(shù)據(jù)總線 寬度 /bit 32 16 11 算術(shù)邏輯單元 （ ALU） 寬度 /bit 32 16 內(nèi)部寄存器寬度 /bit 32 16 地址總線寬度 /bit 32 16 指令長(zhǎng)度 /bit 16 16 邏輯單元數(shù) （ LEs）（ 典型值 ） ① 1500 1000 MAXf 125MHz 125MHz 注： MAXf 其具體數(shù)值與器件結(jié)構(gòu)有關(guān) Nios 嵌入式處理器指令系統(tǒng)結(jié)構(gòu)的設(shè)計(jì)具有以下特性： （ 1） 在 Altera FPGA 中有效實(shí)現(xiàn)。 （ 2） 用 SOPC Builder 容易進(jìn)行系統(tǒng)集成。 （ 3） 為編譯嵌入式軟件優(yōu)化指令系統(tǒng)結(jié)構(gòu)。 （ 4） 硬件加速模塊。 Nios 嵌入式處理器支持 Altera 主流 FPGA 的全部系列，器件支持如表 12 所示。 Altera 的 SOPC Builder 系統(tǒng)開發(fā)工具可以自動(dòng)生成這些組件以及連接它們的總線。 ? 片內(nèi)調(diào)試模塊。 Altera 的 SOPC Builder 系統(tǒng)開發(fā)工具自動(dòng)地產(chǎn)生 Avalon交換結(jié)構(gòu)總線邏輯。 ? 同步接口。 ? 動(dòng)態(tài)的外圍設(shè)備接口大小。 Avalon交換結(jié)構(gòu)總線支持所有總線控制器的并行事務(wù)處理，并自動(dòng)地為共享外圍設(shè)備和存儲(chǔ)器接口進(jìn)行仲裁。如果多個(gè)控制器同時(shí)存取從屬設(shè)備，則由從屬設(shè)備側(cè)仲裁決定哪一個(gè)控制器得到從屬設(shè)備的存取權(quán)，如圖 13 所示。換句話說(shuō)， CPU（ 或其他的總線控制器 ） 有多達(dá) 4GB 的可尋址存儲(chǔ)器范圍。 （ 6）帶延遲的讀寫傳輸 Avalon 交換結(jié)構(gòu)總線可以完成帶延遲的讀寫操作，這種延遲傳輸是很有用的。在這種情況下， CPU 或 DMA控制器可以預(yù)取預(yù)定的數(shù)據(jù)，以減少同步存儲(chǔ)器的平均存取延遲。 數(shù)據(jù)流處理在控制器和從屬設(shè)備對(duì)之間獲得最大的數(shù)據(jù)吞吐量，并避免在從屬設(shè)備上出現(xiàn)數(shù)據(jù)溢出。在這樣的系統(tǒng)中，如果必要的話，動(dòng)態(tài)的總線大小調(diào)整邏輯自動(dòng)地執(zhí)行多總線周期，以便從窄的外圍設(shè)備中取出寬的數(shù)據(jù)值。 圖 21 系統(tǒng)設(shè)計(jì)原理框圖 當(dāng)開發(fā)板加電時(shí)，開發(fā)板上的配置邏輯使用保存在串行配置器件 EPCS1中的硬件配置數(shù)據(jù)配置 Cyclone，器件配置完成后 Cyclone 中的 Nios 處理器開始工作，執(zhí)行 Flash 中的啟動(dòng)代碼程序，然后 Flash 中的用戶程序加載到 SRAM 中執(zhí)行。最終，用兩層板實(shí)現(xiàn)了一般四層板的功能，不僅面積合適、工作穩(wěn)定，而且降低了開發(fā)板成本。另外，開發(fā)板上有 Cyclone 器件專用的串行 配置器件（ EPCS1）及其 JTAG 插座。 Nios 開發(fā)板的組件簡(jiǎn)單介紹如下。 （ 3）雙 SRAM 器件 Nios 開發(fā)板上有兩個(gè) 64k 16 位的異步 SRAM 器件 IDT71V016S，它們和 FPGA 器件相連作為 Nios 嵌入式處理器的通用存儲(chǔ)器使用，兩個(gè) 16 位器件可以構(gòu)成 32 位存儲(chǔ)器，預(yù)裝的 Nios 參考設(shè)計(jì)把 SRAM 器件作為連續(xù)的 128k 16 位零等待主存儲(chǔ)器。 兩個(gè) FPGA 邏輯端口能夠傳送所有的 RS232 信號(hào)，設(shè)計(jì)時(shí)可以只使用需要的信號(hào)，例如 RXD（接收數(shù)據(jù)）和 TXD（發(fā)送數(shù)據(jù)）。 （ 7）按鈕開關(guān) Nios 開發(fā)板上有五個(gè)按鈕開關(guān)，其中四個(gè)為普通按鍵開關(guān)，每個(gè)開關(guān)一端通過(guò)下拉電阻接地，同時(shí)這一 18 端還要通過(guò)帶史密特觸發(fā)的反向器連接到 FPGA 的通用 I/O 引腳，以實(shí)現(xiàn)消抖功能，另一端直接接 電源，當(dāng)開關(guān)按下時(shí) FPGA 引腳輸入高電平。 SOPC Builder 主動(dòng)串行存儲(chǔ)器接口組件允許微處理器系統(tǒng)訪問(wèn)串行配置存儲(chǔ)器。 （ 10） JTAG 連接 JTAG 插座直接與 Cyclone 器件的專用 JTAG 引腳相聯(lián)（ TCK、 TDI、 TDO 和 TMS）， Quartus 軟件可以通過(guò) ByteBlasterⅡ下載電纜用新的硬件映像直接配置 Cyclone 器件， Nios 嵌入式處理器調(diào)試程序也可以通過(guò)連接到插座的 電纜訪問(wèn) Nios 片內(nèi)調(diào)試模塊 OCI。下面詳細(xì)的介紹主要組件。 各引腳的定義見附 3。 Cyclone 器件 的直流工作條件見 附 3。 表 32 Cyclone 配置方式 配置方式 配置需求描述 主動(dòng)串行方式 智能主機(jī)（微處理器） 標(biāo)準(zhǔn)的測(cè)試和編程 Jam 語(yǔ)言（ STAPL） 可以通過(guò) MSEL1 和 MSEL0 兩個(gè)引腳的電平高低來(lái)選 擇 Cyclone 器件的配置方式，見表 33。 表 33 配置數(shù)據(jù)源 MSEL[1..0] 配置電路 數(shù)據(jù)源 00 主動(dòng)串行（ AS） 低成