【正文】 邏輯器件的不斷涌現(xiàn)， FPGA 技術(shù)越來(lái)越多地應(yīng)用在大規(guī)模集成電路的設(shè)計(jì)中。以FPGA 為硬件編程語(yǔ)言來(lái)實(shí)現(xiàn)的 LCD 控制器，具有易于集成到片上系統(tǒng) 、 方便修改 、 適應(yīng)不同 液晶顯示器的特點(diǎn)。它作為 SOC 和 PLD/FPGA相結(jié)合的一項(xiàng)綜合技術(shù)，集合了兩者的優(yōu)點(diǎn)，適合于兩者的應(yīng)用領(lǐng)域。在這些因素的驅(qū)動(dòng)下，顯示技術(shù)也取得了飛速的發(fā)展。 本文利用 VHDL 硬件描述語(yǔ)言設(shè)計(jì)了液晶顯示 控 制器，實(shí)現(xiàn)了替代專用集成電路驅(qū)動(dòng)控制 LCD 的作用。 通用計(jì) 算機(jī)系統(tǒng)的技術(shù)要求是高速、海量的數(shù)值計(jì)算；技術(shù)發(fā)展方向是總線速度的無(wú)限提升，存儲(chǔ)容量的無(wú)限擴(kuò)大。 通過(guò) 使用 可編程邏輯器件， 嵌入式系統(tǒng) 開(kāi)發(fā)商不但能提高系統(tǒng)的整體性能，而且能夠從可編程邏輯器件原本就具備的開(kāi)發(fā)時(shí)間短、上市快的特點(diǎn)受益。 人們 80%的信息都是通過(guò)視覺(jué)獲得的，一 個(gè)良好的顯示終端對(duì)人們獲取信息十分重要。使用 FPGA 來(lái)設(shè)計(jì)一個(gè)嵌入式 LCD 顯示控制器來(lái)進(jìn)一步降低成本和功耗具有顯著的實(shí)際意義。設(shè)計(jì)的頂層模塊將調(diào)用這三個(gè)子模塊來(lái)實(shí)現(xiàn) LCD 顯示控制功能。使用模塊化設(shè)計(jì)，降低了對(duì)目標(biāo)硬件器件的依賴。本課題通過(guò)對(duì) LCD顯示控制器的設(shè)計(jì)，在 LCD模塊上顯示“ WELCOME TO DIANXUEYUAN”和“ GOOD LUCK”等字符，設(shè)計(jì)一個(gè)頂層模塊然后在其下面建立 3 個(gè)功能獨(dú)立的子模塊，即分頻模塊、 LCD 顯示模塊和執(zhí)行指令模塊。 分頻模塊 在接口電路中，時(shí)鐘信號(hào)的作用至關(guān)重要。實(shí)現(xiàn)分頻的方法主要有： （ 1）偶數(shù)分頻 對(duì)時(shí)鐘進(jìn)行偶數(shù)分頻，使占空比達(dá)到 50%很簡(jiǎn)單，只要使用一個(gè)計(jì)數(shù)器，在計(jì)數(shù)器的前一半時(shí)間里，實(shí)輸出電平為高電平，在計(jì)數(shù)的后一半時(shí)間里，使輸出電平為低電平，這樣輸出的時(shí)鐘信號(hào)就是占空比為 50%的時(shí)鐘信號(hào)。然后讓兩個(gè)內(nèi)部信號(hào)相與，則得到半個(gè)時(shí)鐘周期的一個(gè)高電平，再讓這個(gè)信號(hào)與另一個(gè)信號(hào)相或，就得到占空比為 50%的輸出時(shí)鐘。方法為，采用 VHDL 硬件描述語(yǔ)言先實(shí)現(xiàn)任意模 N的計(jì)數(shù)器，然后將模 N的計(jì)數(shù)器與異或門和 2分頻器連接起來(lái)。 顯示模塊 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 10 顯示數(shù)值由顯示控制單元外部的其它模塊提供，將數(shù)值 的個(gè)位，十位百位等分別傳送。寫信息時(shí)為了保證信息的正確顯示，每行都重新確定了 DDRAM 地址，避免液晶自動(dòng)計(jì)數(shù)出現(xiàn)混亂。這些狀態(tài)包括初始等待，液晶顯示功能設(shè)置， DDRAM 地址設(shè)定，文字?jǐn)?shù)值信息傳輸?shù)鹊取５湫偷?EDA 工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器在工作前 ，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD 相映射的網(wǎng)表文件 求是科技 [15]。適配所選定的目標(biāo)器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。首先利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本（ ABELHDL 程序）或圖形方式（原理圖或狀態(tài)圖）表達(dá)出來(lái)。完成設(shè)計(jì)描述后即可通過(guò)編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備 。這是將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 行為仿真和功能仿真。（該步驟可以略去） 。利用 FPGA/CPLD 布局布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報(bào)告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。該不妨真實(shí)接近真實(shí)器件運(yùn)行的方針，仿真過(guò)程已將器件的硬件特性考慮進(jìn)去了，因此仿真精度要高的多。如果以上的所有過(guò)程 都沒(méi)有發(fā)現(xiàn)問(wèn)題，就可以將適配器產(chǎn)生的下載文件通過(guò) FPGA/CPLD 下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中。 FPGA（ Field Programmable Gate Array） 即現(xiàn)場(chǎng)可編程門陣列 ,它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路 ,用戶不需要投片生產(chǎn) ,就能得到合用的芯片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 5） FPGA 采用高速 CHMOS 工藝 ,功耗低 ,可以與 CMOS、 TTL 電平兼容。用戶可以根據(jù)不同的配置模式 ,采用不同的編程方式。掉電后 ,FPGA 恢復(fù)成白片 ,內(nèi)部邏輯關(guān)系消失 ,因此 ,FPGA 能夠反復(fù)使用。當(dāng)需要修改 FPGA 功能時(shí) ,只需換一片 EPROM 即可。因此 ,FPGA 的使用非常靈活。主從模式可以支持一片 PROM 編程多片 FPGA。外設(shè)模式可以 將 FPGA 作為微處理器的外設(shè) ,由微處理器對(duì)其編程 [1]。它的主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 3.(可選步驟）功能仿真。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。這一步的目的是生成用于燒寫（編程 Programming）的編程文件。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過(guò)布局布線之后，是 否 滿足你的設(shè)計(jì)要求。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 13 . Quartus II 軟件簡(jiǎn)介 . Quartus II 簡(jiǎn)介 Quartus II 具有如下特點(diǎn)： 1. 支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì) 輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 3. Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 . Quartus II 的應(yīng)用 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú) 關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： ① 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，將其保存為設(shè)計(jì)實(shí)體文件； ② 芯片（電路）平面布局連線編輯； ③ LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； ④ 功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具； ⑤ 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； ⑥ 支持軟件源文件的添加和創(chuàng)建，并將它們鏈 接起來(lái)生成編程文件； ⑦ 使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具； ⑧ 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 14 ⑨ 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 15 第二章 基于 Nios的 SOPC 設(shè)計(jì) SOPC ( System On Programmable Chip ) 即可編程的片上系統(tǒng)，或者 說(shuō)是基于大規(guī)模 FPGA 的單片系統(tǒng)。 SOPC 從設(shè)計(jì)層次上講，分硬件設(shè)計(jì)和軟件設(shè)計(jì)；從設(shè)計(jì)流程上講，是典型的自定向下的流程。 SOPC 技術(shù)主要是指面向單片系統(tǒng)級(jí)專用集成電路設(shè)計(jì)的計(jì)算機(jī)技術(shù)，與傳統(tǒng)的專用集成電路設(shè)計(jì)技術(shù)相比，其特點(diǎn)有 [17]： ● 設(shè)計(jì)全程，包括電路系統(tǒng)描述、硬件設(shè)計(jì)、仿真測(cè)試、綜合、調(diào)試、系統(tǒng)軟件設(shè)計(jì)，直至整個(gè)系統(tǒng)的完成，都有計(jì)算機(jī)進(jìn)行。 ● 系統(tǒng)級(jí)專用集成電路的實(shí)現(xiàn)有了更多的途徑，即除傳統(tǒng)的 ASIC器件外，還能通過(guò)大規(guī)模 FPGA 等可編程器件來(lái)實(shí)現(xiàn)。 SOPC 設(shè)計(jì)包括以 32 位 Nios 軟核處理器為核心的嵌入式系統(tǒng)的硬件配置、硬件設(shè)計(jì)、硬件仿真、軟件設(shè)計(jì)、軟件調(diào)試等。 完整的基于 Nios 的 SOPC 系統(tǒng)是一個(gè)軟硬件復(fù)合的系統(tǒng)，在開(kāi)發(fā)時(shí)可以分為北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 16 硬件和軟件兩個(gè)部分。在設(shè)計(jì)規(guī)劃后，分為硬件開(kāi)發(fā)與軟件開(kāi)發(fā)兩個(gè)流程。接下去是啟動(dòng) SOPC Builder，使之生成用于綜合的硬件語(yǔ)言描述。 系統(tǒng)開(kāi)發(fā)概述 系統(tǒng)硬件開(kāi)發(fā)流程 Nios 嵌入式處理器是 FPGA 生產(chǎn)廠商 Altera 推出的軟核（ Soft Core） CPU,是一種面向用戶的，可以靈活定制的通用 RISC( 精簡(jiǎn)指令集架構(gòu) )嵌入式 CPU。 硬件設(shè)計(jì) 圖 21 Nios 硬件開(kāi)發(fā)流程圖 設(shè)計(jì)規(guī)劃 自定義外設(shè)、指令 （ SOPC Builder ＆ QuartusII etc.) 定義 Nios系統(tǒng)模塊 （ SOPC Builder) 鎖定引腳、硬件編譯 （ QuartusII） 硬件原型設(shè)計(jì) （ Nios 開(kāi)發(fā)板） 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 17 . 基于 Nios 的嵌入式系統(tǒng)開(kāi)發(fā)流程 基于 Nios 的嵌入式系統(tǒng)開(kāi)發(fā)，需要使用 Altera 公司的 SOPC 開(kāi)發(fā)環(huán)境，它主要由三個(gè)部分組成 :IP 庫(kù) (Nios 軟核處理器， Avlon 總線，外圍設(shè)備接口等 )，SOPC Builder 開(kāi)發(fā)工具 GNUPro 軟件編譯器。 第一階段 :系統(tǒng)分析階段。在設(shè)計(jì)規(guī)劃這一步，就要綜合考慮確定那些功能能用硬件實(shí)現(xiàn)，哪些功能用軟件實(shí)現(xiàn)。這個(gè)階段主要借助 SOPC Builder 和 Quartus 這兩種開(kāi)發(fā)工具來(lái)完成。 2. 使用 SOPC Builder 對(duì) Nios 處理器、片上 ROM/AM， DMA 控制器以及處理器同外圍設(shè)備的連接形式等進(jìn)行定制。使用 Quartus 對(duì)整個(gè)硬件設(shè)計(jì)文件進(jìn)行編譯，得到 FPGA 的硬件配置文件。首先需要編寫自定義設(shè)備的操作例程，之后是根據(jù)需要進(jìn)行操作系統(tǒng)的移植并編寫相應(yīng)的應(yīng)用代碼，在這部分使用的開(kāi)發(fā)工具是GNUPro。一般地，進(jìn)行 Nios 軟件開(kāi)發(fā)都是在該 SDK 目錄環(huán)境下進(jìn)行開(kāi)發(fā)的。 2. 建立和編譯應(yīng)用軟件 Windows 下的 Nios 軟件開(kāi)發(fā)環(huán)境是一個(gè)用 Cygwin 模擬的 Unix 控制臺(tái)環(huán)境， Nios 開(kāi)發(fā)包編譯程序支持 C/C++或匯編源程序（后綴名分別為 .c 和 .s）。編譯后生成的二進(jìn)制代碼保存為 Srecord 格式文件（后綴名為 .srec） ，另外也生成包含調(diào)試信息的代碼文件（后綴名為 .out）。 Nios 開(kāi)發(fā)包中的 GERMS 監(jiān)控程序允許用戶運(yùn)行可執(zhí)行代碼，進(jìn)行內(nèi)存讀寫操作，裝載大塊代碼（或數(shù)據(jù)）到內(nèi)存區(qū)，以及 Flash內(nèi)容擦寫操作等。 Nios 開(kāi)發(fā)板一般將 STDIO 指向到一個(gè)串口或Nios OCI 調(diào)試器模塊，并將 niosrun 所在的控制臺(tái)窗口作為消息顯示終端。如果調(diào)試過(guò)程中發(fā)現(xiàn)問(wèn)題，那么就要返回到第二步重新修改源程序，然后編譯，再次調(diào)試，直到程序調(diào)試通過(guò)。在開(kāi)發(fā)板上一般使用片外或片內(nèi)存儲(chǔ)器來(lái)存儲(chǔ)非易失性代碼。利用srec2flash 命令轉(zhuǎn)換代碼時(shí)還會(huì)附加上一段程序代碼，以保證程序啟動(dòng)時(shí)將程序執(zhí)行代碼裝載到板上 SRAM 中。 如果程序代 碼比較小，那么就可以將其放入 Cyclone 芯片的片內(nèi)存儲(chǔ)器中，Nios 硬件開(kāi)發(fā)人員在 SOPC Builder 環(huán)境下，通過(guò)為片內(nèi) RAM 或 ROM 指定初始化文件將程序代碼放進(jìn)片內(nèi)存儲(chǔ)器中。 3. 移植到目標(biāo)硬件 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 19 最后，當(dāng)準(zhǔn)備將軟件設(shè)計(jì) 實(shí) 現(xiàn)在目標(biāo)硬件平臺(tái)上時(shí)，可能還是需要用到上述幾步中提到的實(shí)用工具進(jìn)行代碼下載和調(diào)試，如果硬件結(jié)構(gòu)與開(kāi)發(fā)板相差太大，可能還需要對(duì)軟件代碼進(jìn)行修改、調(diào)試，然