【正文】 在這個接口之前的執(zhí)行指令模塊設(shè)計就與具體的液晶器件無關(guān)。必須明白 FPGA 只能實(shí)現(xiàn)輸入輸出信號的變換仿真十分重要。我們設(shè)計的 LCD 顯示控制器也是如此。 這 3 個子模塊最后在頂層模塊中被調(diào)用并裝配在一起，共同完成要求的功能。 ● 讀顯示數(shù)據(jù)（ Read Display Data） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 顯 示 數(shù) 據(jù) 該操作將 GDM12864A 接口部的輸出寄存器內(nèi)容讀出，然后列地址計數(shù)器自動加一。 Y 地址計數(shù)器具有自動加一功能，在每一次讀／寫數(shù)據(jù)后它將自動加一，所以在連續(xù)進(jìn)行讀北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 32 ／寫數(shù)據(jù)時， Y地址計數(shù)器不必每次 都設(shè)置一次。 ● 頁面地址設(shè)置 [Set Page（ X address） ] RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 0 1 0 1 1 1 Page(0~7) 該指令設(shè)置了頁面地址 — X 地址寄存器的內(nèi)容。當(dāng) D=0 為關(guān)顯示設(shè)置，顯示數(shù)據(jù)鎖存器被置零，顯示屏呈不顯示狀態(tài)，但顯示存儲器并沒有被破壞，在狀態(tài)字中 ON／ OFF＝ 1。 ● 顯示開關(guān)設(shè)置（ Display on／ off） 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 31 RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 O 1 1 1 1 1 D 該指令設(shè)置顯示開／關(guān)觸發(fā)器的狀態(tài)，由此控制顯示數(shù)據(jù)鎖存器的工作方式，從而控制顯示屏上的顯示狀態(tài)。 在指令設(shè)置和數(shù)據(jù)讀寫時要注意狀態(tài)字中的 BUSY 標(biāo)志。 ON／ OFF=l 表示關(guān)顯示狀態(tài)， ON／OFF=0表示開顯示狀態(tài)。 BUSY=1 表示 GDM12864A 正在處理計算機(jī)發(fā)來的指令或數(shù)據(jù)。 GDM12864A 指令表 指令名稱 控制 信號 控制代碼 D/I R/W D7 D6 D5 D4 D3 D2 D1 D0 顯示開頭設(shè)置 0 0 0 0 1 1 1 1 1 D 顯示起始行設(shè)置 0 0 1 1 L5 L4 L3 L2 L1 L0 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 30 頁面地址設(shè)置 0 0 1 0 1 1 1 P2 P1 P0 列地址設(shè)置 0 0 0 1 C5 C4 C3 C2 C1 C0 讀取狀態(tài)字 0 1 BUSY 0 ON/OFF REST 0 0 0 0 寫顯示數(shù)據(jù) 1 0 數(shù) 據(jù) 讀顯示數(shù)據(jù) 1 1 數(shù) 據(jù) GDM12864A 一共有七條指令，從作用上可分為兩類。寬電壓工作 Vcc=～ Vee=OV～ 10V 1. 模塊特性 GDM12864A 的接口電路定義如下表所示 [11]。簡單的操作指令 顯示開關(guān)設(shè)置，顯示起始行設(shè)置，地址指針設(shè)置和數(shù)據(jù)讀／寫等指令。 8 位并行數(shù)據(jù)接口，適配 M6800 系列時序。同時 GDM12864A 配備了一套顯示存儲器的管理 電路和與計算機(jī)接口電路，允許計算機(jī)直接訪問顯示存儲器，也就是說 GDM12864A 可以直接與計算機(jī)的總線連接。這個地址指針在顯示過程中指向接下來即將被驅(qū)動部送往顯動系統(tǒng)的顯示數(shù)據(jù)的位置，且根據(jù)不同的顯示方式地址指針進(jìn)行更新。控制部還控制著光標(biāo)發(fā)生器的工作，包括光標(biāo)的有無，光標(biāo)的形狀，光標(biāo)閃爍等等 ?？刂茣r序?qū)Ⅱ?qū)動邏輯電路以管理和操作各電路。 上面前 3個信號是所有的液晶控制器都必須提供給驅(qū)動器的信號，而 M信號是所有的驅(qū)動器都需要，有些驅(qū)動器會在自己的內(nèi)部產(chǎn)生，不需要液晶控制器 提供。主要有以下的驅(qū)動信號 : FRM— 幀信號，行驅(qū)動器移位鎖存這個信號，用于選擇顯示行，當(dāng)這個置高電平時，表示開始顯示一幀畫面的第一行，非第一行顯示時則為低電平。液晶控制器內(nèi)部的狀態(tài)寄存器一般都提供一個“忙”標(biāo)志位，微處理依次讀寫液晶控制器之前都需要先去讀這個位，判斷液晶控制器是否為“忙”，在液晶控制器不“忙”時候的時候才可以對液晶控制器進(jìn)行讀寫，否則繼續(xù)等待。它用來接收微處理器發(fā)送來的指令和數(shù)據(jù)，并向計算機(jī)反饋所需的信息，包括可以讀取顯示緩沖器某個 特定位置的顯示數(shù)據(jù)以及控制器的狀態(tài)。具有如下的特點(diǎn) :驅(qū)動和控制融為一片，集成度高 。 液晶顯示控制器可分為兩種 :液晶顯示驅(qū)動控制器和液晶顯示控制器。 圖 324 液晶動態(tài)驅(qū)動原理圖 液晶顯示驅(qū)動系統(tǒng)常與控制電路等集成為液晶顯示控制器。鎖存器的輸出功能是將工作電源從邏輯轉(zhuǎn)換成驅(qū)動電源。圍繞著驅(qū)動電路，配合與兼容的邏輯電路 — 鎖存器和移位寄存器，構(gòu)成了動態(tài)液晶驅(qū)動器，如圖 324 所示。等電壓下，掃描行數(shù)的增多將使占空比下降，從而引起液晶像素上的變電場的有效值下降，降低了顯示質(zhì)量。 液晶顯示 的動態(tài)驅(qū)動是循環(huán)的給每行電極施加選擇脈沖，同時所有列電極該行像素的選擇或非選擇的驅(qū)動脈沖，從而實(shí)現(xiàn)某行所有顯示像素的驅(qū)動。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 23 圖 322 靜態(tài)驅(qū)動波形 圖 323 靜態(tài)驅(qū)動電路原理圖 在顯示像素眾多時，如點(diǎn)陣型液晶顯示器件，若使用靜態(tài)驅(qū)構(gòu)將會產(chǎn)生眾多的引腳以及龐大的硬件驅(qū)動電路，這是不易實(shí)施的。這就是液晶顯示的靜態(tài)驅(qū)動方式。下面詳細(xì) 一下這兩種驅(qū)動方法 的原理及其電路的構(gòu)成原理和特性。所以液晶顯取代 CRT 是今后的發(fā)展趨勢 [1]。電磁輻射很小，對人體安全無害，且保密性好 。 ? 汽車電子 ： 軟件無線電路接收器，遠(yuǎn)程信息處理 /娛樂，網(wǎng)關(guān)控制器。 ? 通過對其參數(shù)進(jìn)行配置最多可具有 512 個通用寄存器。在這個階段中會不斷的重復(fù)第二、三階段的工作，最終使設(shè)計滿足設(shè)計目標(biāo)。 3. 移植到目標(biāo)硬件 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 19 最后，當(dāng)準(zhǔn)備將軟件設(shè)計 實(shí) 現(xiàn)在目標(biāo)硬件平臺上時，可能還是需要用到上述幾步中提到的實(shí)用工具進(jìn)行代碼下載和調(diào)試，如果硬件結(jié)構(gòu)與開發(fā)板相差太大，可能還需要對軟件代碼進(jìn)行修改、調(diào)試，然后還是要用到 niosrun 命令、Nios OCI 調(diào)試器控制臺或 GREM Monitor 監(jiān)控程序等。利用srec2flash 命令轉(zhuǎn)換代碼時還會附加上一段程序代碼，以保證程序啟動時將程序執(zhí)行代碼裝載到板上 SRAM 中。如果調(diào)試過程中發(fā)現(xiàn)問題，那么就要返回到第二步重新修改源程序，然后編譯，再次調(diào)試，直到程序調(diào)試通過。 Nios 開發(fā)包中的 GERMS 監(jiān)控程序允許用戶運(yùn)行可執(zhí)行代碼，進(jìn)行內(nèi)存讀寫操作，裝載大塊代碼（或數(shù)據(jù)）到內(nèi)存區(qū)，以及 Flash內(nèi)容擦寫操作等。 2. 建立和編譯應(yīng)用軟件 Windows 下的 Nios 軟件開發(fā)環(huán)境是一個用 Cygwin 模擬的 Unix 控制臺環(huán)境， Nios 開發(fā)包編譯程序支持 C/C++或匯編源程序（后綴名分別為 .c 和 .s）。首先需要編寫自定義設(shè)備的操作例程，之后是根據(jù)需要進(jìn)行操作系統(tǒng)的移植并編寫相應(yīng)的應(yīng)用代碼，在這部分使用的開發(fā)工具是GNUPro。 2. 使用 SOPC Builder 對 Nios 處理器、片上 ROM/AM， DMA 控制器以及處理器同外圍設(shè)備的連接形式等進(jìn)行定制。在設(shè)計規(guī)劃這一步，就要綜合考慮確定那些功能能用硬件實(shí)現(xiàn)，哪些功能用軟件實(shí)現(xiàn)。 硬件設(shè)計 圖 21 Nios 硬件開發(fā)流程圖 設(shè)計規(guī)劃 自定義外設(shè)、指令 （ SOPC Builder ＆ QuartusII etc.) 定義 Nios系統(tǒng)模塊 （ SOPC Builder) 鎖定引腳、硬件編譯 （ QuartusII） 硬件原型設(shè)計 （ Nios 開發(fā)板） 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 17 . 基于 Nios 的嵌入式系統(tǒng)開發(fā)流程 基于 Nios 的嵌入式系統(tǒng)開發(fā)，需要使用 Altera 公司的 SOPC 開發(fā)環(huán)境，它主要由三個部分組成 :IP 庫 (Nios 軟核處理器， Avlon 總線，外圍設(shè)備接口等 )，SOPC Builder 開發(fā)工具 GNUPro 軟件編譯器。接下去是啟動 SOPC Builder，使之生成用于綜合的硬件語言描述。 完整的基于 Nios 的 SOPC 系統(tǒng)是一個軟硬件復(fù)合的系統(tǒng)，在開發(fā)時可以分為北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 16 硬件和軟件兩個部分。 ● 系統(tǒng)級專用集成電路的實(shí)現(xiàn)有了更多的途徑，即除傳統(tǒng)的 ASIC器件外，還能通過大規(guī)模 FPGA 等可編程器件來實(shí)現(xiàn)。 SOPC 從設(shè)計層次上講，分硬件設(shè)計和軟件設(shè)計；從設(shè)計流程上講，是典型的自定向下的流程。 . Quartus II 的應(yīng)用 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無 關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： ① 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，將其保存為設(shè)計實(shí)體文件； ② 芯片（電路）平面布局連線編輯； ③ LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； ④ 功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具； ⑤ 定時 /時序分析與關(guān)鍵路徑延時分析；可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； ⑥ 支持軟件源文件的添加和創(chuàng)建，并將它們鏈 接起來生成編程文件； ⑦ 使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗(yàn)證工具； ⑧ 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 14 ⑨ 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 13 . Quartus II 軟件簡介 . Quartus II 簡介 Quartus II 具有如下特點(diǎn)： 1. 支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計 輸入到硬件配置的完整 PLD 設(shè)計流程。這一步的目的是生成用于燒寫（編程 Programming）的編程文件。 3.(可選步驟）功能仿真。外設(shè)模式可以 將 FPGA 作為微處理器的外設(shè) ,由微處理器對其編程 [1]。因此 ,FPGA 的使用非常靈活。掉電后 ,FPGA 恢復(fù)成白片 ,內(nèi)部邏輯關(guān)系消失 ,因此 ,FPGA 能夠反復(fù)使用。 5） FPGA 采用高速 CHMOS 工藝 ,功耗低 ,可以與 CMOS、 TTL 電平兼容。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計 ASIC 電路 ,用戶不需要投片生產(chǎn) ,就能得到合用的芯片。如果以上的所有過程 都沒有發(fā)現(xiàn)問題，就可以將適配器產(chǎn)生的下載文件通過 FPGA/CPLD 下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中。適配報告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計的布爾方程描述情況。（該步驟可以略去） 。這是將軟件設(shè)計與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件