【正文】 元。如圖 320所示， UP、 DOWN—— 加減鍵； CLK—— 加減的快慢頻率； MIN—— 設(shè)置時(shí)間值。如圖 323所示。根據(jù)不同的需求輸出有1Hz、 2Hz、 5Hz。小時(shí)在按下鍵后 sel端選擇 IN1進(jìn)入調(diào)節(jié)；否則， IN2進(jìn)入，每60分鐘一個(gè)高電平給小時(shí)模塊。 圖 331 分鐘模塊 本章小結(jié) 本章簡述了出租車計(jì)費(fèi)器的硬件設(shè)計(jì)，在 EPFlOKlOQC2083芯片 中采用 分模塊 的設(shè)計(jì)方法將整個(gè)系統(tǒng)分為 車型調(diào)整模塊、計(jì)程模塊、計(jì)時(shí)模塊、計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定模塊、自動(dòng)計(jì)費(fèi)模塊、統(tǒng)計(jì)模塊、時(shí)鐘模塊、 LED顯示模塊等模塊組成，整個(gè)系統(tǒng)采用模塊化設(shè)計(jì)，降低了設(shè)計(jì)難度，實(shí)現(xiàn)了出租車計(jì)費(fèi)器多功能的設(shè)計(jì)，其具有以下功能：可以靈活的設(shè)定參數(shù)，如可以進(jìn)行車輪直徑的設(shè)定，能區(qū)分白天還是晚上，白天和晚上有不同的計(jì)費(fèi)方式，車子暫停的時(shí)候照常計(jì)費(fèi)，可以計(jì)算過路費(fèi)及空調(diào)費(fèi)，能精確的顯示總額等。當(dāng)按下鍵后，清零部分和啟動(dòng)計(jì)費(fèi)部分同時(shí)進(jìn)行，但清零只是瞬間的，計(jì)費(fèi)指示燈亮起。 Quartus II 設(shè)計(jì)流程： （ 1） 設(shè)計(jì)輸入：完成期間的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； （ 2） 綜合：包括分析和綜合器以、輔助工具和 RTL查看器等工具； （ 3） 布局連線：將設(shè)計(jì)綜合后的網(wǎng)表文 件映射到實(shí)體器件的過程，包括Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具； （ 4） 仿真： Quartus II 提供了功能仿真和時(shí)序仿真兩種工具； （ 5） 器件編程與配置：包括四種編程模式，即被動(dòng)串行模式、 JTAG 模式、主動(dòng)串行模式和插座內(nèi)編程模式。 VHDL語言的主要優(yōu)點(diǎn)有： (1)VHDL支持自頂至下以及基于庫的設(shè)計(jì)方法，而且支持異步電路、同步電路、現(xiàn)場可編程門陣列器件 FPGA以及其他隨機(jī)電路的設(shè)計(jì)。 VHDL具有豐富的庫函數(shù)和仿真語句，使門電路級的功能仿真、檢查變得簡單，使得設(shè)計(jì)者對系統(tǒng)設(shè)計(jì)的結(jié)構(gòu)和功能的是否可行做出判斷。面向?qū)ο蟮恼Z言必須包含可封裝性、抽象性、層次化、模塊化及信息機(jī)制。解決了利用微控器如 89C5μ PD78F0034 單片機(jī)設(shè)計(jì)計(jì)費(fèi)器存在營運(yùn)過程中系統(tǒng)不很穩(wěn)定，造成死機(jī)現(xiàn)象和計(jì)價(jià)標(biāo)準(zhǔn)修改需重新燒錄芯片，每次調(diào)價(jià)耗費(fèi)大量的人力物力的問題。它與傳統(tǒng)的 ASIC 設(shè)計(jì)比較，具有如下優(yōu)點(diǎn)設(shè)計(jì)更復(fù)雜性的產(chǎn)品；對產(chǎn)品設(shè)計(jì)更快捷性和靈活性； FPGA 的成本不斷下降；隨著半導(dǎo)體制造技術(shù)的進(jìn)步，硅器件的單位面積制造成本迅 速降低；目前已成為設(shè)計(jì)熱門。 在畢業(yè)設(shè)計(jì)的過程中，我遇到了很多困難，知識面不足，對細(xì)節(jié)的把握不準(zhǔn)確等，所有這些困難，在指導(dǎo)我畢業(yè)設(shè)計(jì)的劉橋老師 的耐心分析及指引下都得到了很好的解決，劉老師孜孜不倦的教導(dǎo)著我，從整體到局部，直到滿意了為止。 END chl。EVENT AND an = 39。 when001=cs=0101。set=10101101001。 計(jì)時(shí)模塊 LIBRARY ieee。 ARCHITECTURE a OF js IS signal q : STD_LOGIC_vector(8 down to 0)。 when 101=p=100101100。s=000000。ac=39。039。 ENTITY jc IS PORT( d: in std_logic_vector(10 down to 0)。 then q=00000000000。cc=39。 USE 。139。 and down=39。139。 END a。 ARCHITECTURE a OF dmk IS signal t: std_logic。139。 ELSIF (up=39。 END IF。 USE 。 end if。 else ds=ds+1。 then ds=0000001010。 ds : BUFFER STD_LOGIC_vector(9 downto 0))。 END IF。039。 ELSIF (up=39。 BEGIN PROCESS (clk) BEGIN IF (clk39。 白天起步費(fèi)設(shè)定模塊 LIBRARY ieee。139。 BEGIN PROCESS (clk,clr) 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 43 頁 共 52 頁 BEGIN IF clr=39。 USE 。 else s=s+1。139。139。 when 011=p=010110100。 ac,bc: OUT STD_LOGIC)。 END PROCESS。 when011=cs=0101。cg=0000。set=10100110111。 set: out STD_LOGIC_vector(10 down to 0)。2020 [18] 億特科技 . CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計(jì)與基礎(chǔ)篇 [M]，北京：人民郵電出版社， 2020， 93～ 102. [19] 求是科技 . FPGA 數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航 [J]，北京：人民郵電出版社， 2020， 115～ 126 . [20] EDA 先鋒工作室 . Altera FPGA/CPLD 設(shè)計(jì) (高級篇 )[C]，北京：人民郵電出版社， 2020， 27～ 58 . [21] 郭強(qiáng) . 液晶顯示應(yīng)用技術(shù) [M]，北京：電子工業(yè)出版社， 2020 ,2～ 116 . [22] 黃智偉 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [J]，北京：電子工業(yè)出版社， 2020， 200～217 . [23] 譚會(huì)生等 . EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 [M]，西安電子科技大學(xué)出版社，2020 年 ,250～ 368. [24] 朱正偉 . EDA 技術(shù)及應(yīng)用 [M]，清華 大學(xué)出版社， 2020 年 ,180～ 290. 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