【正文】 模塊 在該 計(jì)數(shù)模塊中，上述描述的分頻模塊分出的 1Hz 的時(shí)鐘信號(hào)作為該模塊的輸入，其進(jìn)位作為分鐘計(jì)數(shù)器的時(shí)鐘信號(hào)。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 THEN Q0:=(OTHERS=39。139。)。 END IF。 END PROCESS。 LIBRARY IEEE。 ARCHITECTURE behav OF CNT24 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。)。)。 ELSE Q0:=Q0+1。 END IF。 校時(shí) 模塊 如 圖 38 所示 。 當(dāng)輸入二進(jìn)制編碼時(shí)，經(jīng) Ya— Yg 控制七段數(shù)碼管亮暗顯示， 從而將 BCD 碼轉(zhuǎn)換為可視的十進(jìn)制形式。 其中CHOOSE 為選擇需要調(diào)整的位置， ADJ 為調(diào)整的使能端，高有效，整個(gè)調(diào)整時(shí)間的實(shí)現(xiàn)是在暫停的前提下進(jìn)行的。 ELSE COUT=39。)。 THEN IF Q0=3 and Q1=2 THEN Q0:=(OTHERS=39。 Q1:=(OTHERS=39。 COUT:out std_logic)。 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 CQ0=Q0。 END IF。 Q1:=(OTHERS=39。 ELSIF CLK39。 BEGIN IF RST=39。 USE 。 end process。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。 c l k 1 0 2 4c l k _ d i vc l k 1 圖 33 分頻模塊 分頻模塊程序如下 。 4． 接口的匹配。 VHDL 語(yǔ)言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語(yǔ)言承擔(dān)。所謂硬件描述語(yǔ)言（ HDL），就是該語(yǔ)言可 以描述硬件的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系。 5． 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局 布線的功能塊延 15 時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。通?？煞譃橐韵聨讉€(gè)步驟； (1) 轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換，并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真 (前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)流程。在電池供電的系統(tǒng)中，能量消耗是很關(guān)鍵的。 3． 同種類型的 FPGA 可以用于不同類型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。 數(shù)字系統(tǒng)設(shè)計(jì)中的 FPGA FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)中的作用 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對(duì)微處理器的補(bǔ)充。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以 12 采用圖形輸入、硬件描述語(yǔ)言或二者混合使用的方法輸入。描述算法的工具有：算法流程圖、 ASM 圖、 MDS 圖等。 2． 自底向上法 自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開(kāi)始，憑 借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過(guò)對(duì)其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。對(duì)于一個(gè)比較復(fù)雜的數(shù)字系統(tǒng) ，由于它的輸入變量數(shù)、輸出變量數(shù)和內(nèi)部狀態(tài)變量數(shù)很多，如果用常規(guī)的工具（如真值表、卡諾圖、狀態(tài)方程等）和傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法來(lái)描述和設(shè)計(jì)將十分困難，有時(shí)甚至無(wú)法進(jìn)行，因此必須尋求從系統(tǒng)總體出發(fā)。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。對(duì)于一個(gè) LUT 無(wú)法完成的 電路，就需要通過(guò)進(jìn)位邏輯將多個(gè)單元相連，這樣 FPGA 就可以實(shí)現(xiàn)復(fù)雜的邏輯 [8]。也有少數(shù) FPGA 采用反熔絲或 Flash 工藝，對(duì)這種 FPGA，就不需要外加專用的配置芯片。 (3) 短線資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線； 其他：在邏 輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。 3． 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。 FPGA 的基本結(jié)構(gòu)及工作原理 FPGA 的基本結(jié)構(gòu)由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 ， FPGA 的基本結(jié)構(gòu) 圖 如圖 21 所示。 同樣重要的是， PLD 現(xiàn)在有越來(lái)越多的核心技術(shù)（ IP）庫(kù)的支持 用戶可利用這些預(yù)定義和預(yù)測(cè)試的軟件模塊在 PLD 內(nèi)迅速實(shí)現(xiàn)系統(tǒng)功能。 國(guó)內(nèi)外研究現(xiàn)狀 過(guò)去幾年時(shí)間里，可編程邏輯供應(yīng)商取得了巨大的技術(shù)進(jìn)步，以致現(xiàn)在PLD 被眾多設(shè)計(jì)人員視為是邏輯解決方案的當(dāng)然之選。 6． CPLD 的速度比 FPGA 快 ,并且具有較大的時(shí)間 可預(yù)測(cè)性。 2． CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的 不可預(yù)測(cè)性?，F(xiàn)在最新 的FPGA 器件，如 Xilinx Virtex? 系列中的部分器件，可提供八百萬(wàn) “系統(tǒng)門(mén) ”（相對(duì)邏輯密度）。 高級(jí)可編程器件 FPGA/CPLD 可編程邏輯器件的兩種類型是現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。 2． PLD 不需要漫長(zhǎng)的前導(dǎo)時(shí)間來(lái)制造原型或正式產(chǎn)品 ——PLD 器件已經(jīng)放在分銷商的貨架上并可 隨時(shí)付運(yùn)。還有一類結(jié)構(gòu)更為靈活的邏輯 3 器件是可編程邏輯陣列 (PLA)，它也由一個(gè) “與 ”平面和一個(gè) “或 ”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。然后，可快速將設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試。正如其命名一樣，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能 ，一旦制造完成，就無(wú)法改變。它由早期的電子管、晶體管、小中規(guī)模 集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。目前，代表可編程器件發(fā)展潮流的是復(fù)雜可編程邏輯器件 (CPLD)和可編程邏輯門(mén)陣列(FPGA)。 gave a briefing on the development of VHDL language, VHDL language and other features. The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 subsystem design process modules： frequency division system, 60 M counter system, 24 M counter system, Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into SevenSegment code system. each subroutine have been simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole the electronic clock. Key words EDA。本文較系統(tǒng)地介紹了 FPGA 的基本結(jié)構(gòu)、 基本原理、功能特點(diǎn)及其應(yīng)用；闡述了數(shù)字系統(tǒng)設(shè)計(jì)的基本思想及設(shè)計(jì)流程，同時(shí)，也概述了 FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)中的作用，基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)方法和流程；簡(jiǎn)要介紹了 VHDL 語(yǔ)言的發(fā)展歷程， VHDL 語(yǔ)言的功能特點(diǎn)等。它突破了并行處理、流水級(jí)數(shù)的限制，具有反復(fù)的可編程能力，從而有效的地利用了片上資源，加上高效的硬件描述語(yǔ)言 (VHDL)，從而為數(shù)字系統(tǒng)設(shè)計(jì)提供了極大的方便。 expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of di gital systems, FPGAbased digital system design methods and processes。 EDA 技術(shù)的物質(zhì)基礎(chǔ)即為可編程邏輯器件，又稱為可編程 ASIC。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。 2 早期的可編程器件 —— PLD 邏輯器件可分為兩大類 ——固定邏輯器件和可編程邏輯器件。 對(duì)于可編程邏輯器件，設(shè)計(jì)人員可利用價(jià)格低廉的軟件工具快速開(kāi)發(fā)、仿真和測(cè)試其設(shè)計(jì)。 PAL 器件是現(xiàn)場(chǎng)可編程的 ，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù)。 然而，可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點(diǎn)，包括： 1． PLD 在設(shè)計(jì)過(guò)程中為客戶提供了更大的靈活性，因?yàn)閷?duì)于 PLD 來(lái)說(shuō)，設(shè)計(jì)反復(fù)只需要簡(jiǎn)單地改變編程文件就可以了，而且設(shè)計(jì)改變的結(jié)果可立即在工作器件中看到。要實(shí)現(xiàn)這一點(diǎn)，只需要通過(guò)因特網(wǎng)將新的編程文件上載到 PLD 就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯 [3]。 FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能。換句話說(shuō) , FPGA 更適合于 觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。而 FPGA 的編程信息需存放在外部存儲(chǔ)器上 ,使用方法復(fù)雜。 9． 一般情況下 , FPGA 的功耗要比 CPLD 大 ,且集成度越高越明顯 [5]。然而，今天具有最先進(jìn)特性的 FPGA 可提供百萬(wàn)門(mén)的邏輯容量、工作300 MHz，成本低至不到 10 美元，并且還提供了更高水平的集成特性，如處理器和存儲(chǔ)器。在這 20 多年的發(fā)展過(guò)程中，以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)取得了驚人發(fā)展： FPGA 從最初的 1200 個(gè)可利用門(mén)，發(fā)展到 20 世紀(jì) 90 年代的 25 萬(wàn)個(gè)可利用門(mén)，進(jìn)入 2021 年以后，國(guó)際上著名的 FPGA 廠商 Altera 公司和 Xilinx 公司相繼推出了數(shù)百萬(wàn)個(gè)可利用門(mén)的單片 FPGA 芯片，將 FPGA 的集成度提高到了一個(gè)新的水 平。由于 FPGA 內(nèi)部除了基本可編程邏輯單元外，還有嵌入式 的 RAM、PLL 或者是 DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門(mén)，所以簡(jiǎn)單科學(xué)的方法是用器件的 Register 或 LUT 的數(shù)量衡量。布線資源的劃分： (1) 全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； (2) 長(zhǎng)線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線。 進(jìn)位和控制邏輯查找表1 11 41 31 2G 1G 2G 3G 4查找表1 11 41 31 2F 1F 2F 3F 4進(jìn)位和控制邏輯QC KRSDE CQC KRSDE CF 5 I NC I NC L KC I NC L KC EC O U TYY BX BXY QX QD 觸 發(fā)器D 觸 發(fā)器 圖 22 基于查找表（ LUT）的 FPGA 的結(jié)構(gòu) 查找表結(jié)構(gòu)的 FPGA 邏輯實(shí)現(xiàn)原理 由于 LUT 主要適合 SRAM 工藝生產(chǎn)，所以目前大部分 FPGA 都是基于 SRAM工藝的，而 SRAM 工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片專用 9 配置芯片，在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù)加載到 FPGA 中，然后FPGA 就可以正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)） 這個(gè)電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè) LUT 加上一個(gè)觸發(fā)器就可以完成。 10 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng)能夠完成存儲(chǔ)、處理、和傳輸數(shù)字信息的功能。 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法是利用真值表、卡諾圖、狀態(tài)方程組、狀態(tài)轉(zhuǎn)換圖等描述工具建立系統(tǒng)模型進(jìn)行系統(tǒng)設(shè)計(jì)的方法。數(shù)據(jù)處理