【正文】 n std_logic_vector(2 downto 0)。 if sel=011 then sr0=0000。 end if。039。 or enl=39。039。 elsif r00000 then r0:=r01。 28 end process。其 VHDL 程序描述見附錄。由于年份都帶有 20，所以省略，用年份數(shù)來表示。 動態(tài)掃描邏輯框圖如圖 418 所示。由于所用到的數(shù)碼管為兩組，故位選電路用到兩片 7448 模塊?？偟膩碚f，通過這次的設(shè)計實驗更進(jìn)一步地增強(qiáng)了實驗的動手能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。 在這次畢業(yè)設(shè)計中，我的專業(yè)知識水平也取得一定的進(jìn)步。 a,b:out std_logic_vector(3 downto 0)。 ca=39。139。 ca=39。 y1:=0001。139。 end if。 use 。 then n0:=0000。139。 end if。139。 n2:=1001。 else n3:=0010。)or(n0(0)=39。 else nsel=39。 end process。 dataout:out std_logic_vector(3 downto 0)。 then if count=1010 then count=0000。 when0110=dataout=f1。 when1000=dataout=n1。 end if。 q Yp Eh5 pD x2z Vk um amp。 qY pEh 5p Dx2 zV ku m amp。 ks v*3t n G K8! z89 Am YW paza dN u K Namp。 U E9a Q Gn 8xp $R amp。 when others =dataout=0000。 else 40 case count is when1010=dataout=n3。 then case count is when1010=dataout=s1。event and disclk=39。 entity seltime is port(disclk,conv:in std_logic。 c=n2。) then nsel=39。 and n1(0)=39。 n1:=n11。 elsif n0=0000 and n1=0000 and n2=0000 then n0:=1001。 end if。 if n1=1010 then n1:=0000。139。 begin if res=39。 use 。 else eryue=39。 end if。139。139。039。 then y0:=0000。 use 。在理論上，老師耐心講解電路原理圖的繪制，以及元器件的性能；在實際操作中，從系統(tǒng)的設(shè)計到最終系統(tǒng)的調(diào)試 ， 老 師都給予了諸多幫助， 使我得到不少的提高， 這是在這次設(shè)計中我所得到的最寶貴的財富。 研究展望 本設(shè)計中雖然有控制鍵對時鐘進(jìn)行控制，但是用到的按鍵太多，在實際應(yīng)用上存在不足。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。計數(shù)器實現(xiàn)了對時間的累計并以 8421BCD 碼的形式輸送到 動態(tài)掃描模塊，再由其輸出的端送到 7448， 將 BCD 碼轉(zhuǎn)換為七段碼，再由數(shù)碼管顯示出來。只要保證每一位顯示的時間間隔不要太大，利用人眼的視覺暫留的現(xiàn)象，就可以造成各位數(shù)據(jù)同時顯示的假象。其 VHDL 描述見附錄。 圖 413 日計數(shù)仿真時序圖 月計數(shù)和年計數(shù)模塊 414 所示。 a=r0。 then if r0=0001 and r1=0000 then r0:=sr0。 elsif r01001 then r0:=r0+1。 if radd=39。 r1:=0000。 27 if sel=101 then sr0=1000。 sr1=0011。 use 。 25 end SEC。 else m0:=1001。039。139。139。 begin if res=39。秒計數(shù)模塊的程序如下： library ieee。 end case。 when 10111110=key_code=1000。)then case scan_code is when 11101110=key_code=0000。 use 。如果 sig1 等于 1，那么 sig_ 就進(jìn)行循環(huán)移位，每個鐘周期循環(huán)左移一位。 else scan_code=11111111。)then if(sig1=39。)then =sig_。 end if。139。139。)then 計數(shù)進(jìn)程 if(sig2=39。 architecture behav of ajsm is signal sig_:std_logic_vector(3 downto 0)。 use 。一旦計數(shù)完成，抖動已經(jīng)過去，不會發(fā)生重鍵現(xiàn)象了，這樣就去除了抖動。 end if。 if(sig2=39。)then if(tmp1=39。 architecture behav of qudou is signal sig1,counter:std_logic_vector(3 downto 0)。 圖 46 去抖邏輯框圖 該電路的 VHDL 程序如下： library ieee。行線與 按鍵的一個引腳相連，列線與按鍵的另一個引腳相連。 圖 42 分頻電路模塊 分頻電路 石英晶體 振蕩電路 秒信號 14 圖 43 分頻模塊電路設(shè)計 其內(nèi)部結(jié)構(gòu)圖見圖 43。 時基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 1MHz，經(jīng)過 6次十分頻就可以得到秒脈沖信號。 譯碼驅(qū) 動 譯碼驅(qū)動 譯碼驅(qū)動 譯碼驅(qū)動 譯碼驅(qū)動 譯碼驅(qū)動 時十位 計數(shù) 時個位 計數(shù) 分十位 計數(shù) 分個位 計數(shù) 秒十位 計數(shù) 秒個位 計數(shù) 校時控制電路 校分控制電路 分頻器電路 分頻器電路 晶體振蕩器電路 1HZ 11 圖 32 總體框架 數(shù)字鐘的工作原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。 3 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘的構(gòu)成 數(shù)字鐘實際上是一個對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計數(shù)的計數(shù)電路。可以分為電路原理圖描述，狀態(tài) 機(jī)描述和波形描述 3 9 種形式。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 CPLD/FPGA中。 8 VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 代碼級功能仿真 錯誤 !未找到引用源。 VHDL代碼，這是設(shè)計中最為普遍的輸入方式。 IR。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。這個函數(shù)發(fā)生器能實現(xiàn) 3輸入變量的各種組合函數(shù)。這 3種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block ） 、輸入 / 輸出模塊（ IOBI/O Block ）和互連資源（ IR— Interconnect Resource） 。 4 2 FPGA簡介 FPGA概述 FPGA是現(xiàn)場可編程門陣列（ Field Programmable Gate Array） 的簡稱，與之相應(yīng)的 CPLD是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device） 的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴(kuò)展了鐘表原先的報時功能。前者以微細(xì)加工技術(shù)為代表，而后者的 代表就是電子設(shè)計自動化（ electronic design automatic,EDA） 技術(shù)。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成年、月、日和時、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘 的校時、清零、啟停功能。 hardware description language。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì) 量穩(wěn)定以及可實時在線檢測等優(yōu)點。 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展 。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。通過軟件仿真可以事先驗證設(shè)計的正確性，在 PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設(shè)計而不必改動硬件電路。圖 21是 CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結(jié)構(gòu)。當(dāng) IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。 FPGA系統(tǒng)設(shè)計流程 一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細(xì)分去具體實現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計方法。 ，主要是檢驗系統(tǒng)功能設(shè)計的正確性。 適 配 器 錯誤 !未找到引用源。一般的設(shè)計，也可略去這一步驟。編程語言主要有 VHDL和 Verilog兩種硬件描述語 言；編程工具主要是兩大廠家Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS等）。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。圖 31 所示為數(shù)字鐘的一般構(gòu) 10 成框圖。日期部分由于日有 28天、 29天、 30天、 31天 4種情況，故日由年和月共同判斷其天數(shù)，日計滿后向月進(jìn)位，月滿后向年進(jìn)位。 石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它 ，其它 頻率段的信號均會被它所衰減 ， 而且 ， 振蕩信號的頻率與振蕩電路中的 R、 C元件的數(shù)值無關(guān)。該模塊的時序仿真圖如圖 44 所示，滿足設(shè)計要求。當(dāng)然，一個完整的按鍵掃描 過程還需要配合相應(yīng)的鍵盤去抖手段才能正確的識別按鍵，不會發(fā)生重鍵和錯誤判斷等情況。 use 。 tmp1=sig1(0)and sig1(1)and sig1(2)and sig1(3)。039。039。 end behav。 Key_pre 是由去抖模塊輸出的有鍵按下的信號，這個信號引發(fā)按鍵掃描模塊內(nèi)部信號的變化，在該狀態(tài)信號的作用下，模塊可以鍵盤掃描。 entity ajsm is port(clky,key_pre:in std_logic。 19 begin sig2=key_pre。039。 end if。)then jt:=sig_(3)。 20 process(clky) begin if(clky39。 end if。039。 end process。 該模塊框圖如圖 48 所示。 key_code:out std_logic_vector(3 downto 0))。 when 11100111=key_code=0011。 when 10110111=key_code=1011。 end behav。 entity mi