【正文】 ! zn% Mz849Gx^Gj qv^$U*3t nGK8!z89Am YWpazadNuKNamp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$U*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。ksv*3t nGK8!z89Am YWv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 gTXRm 6X4NGpP$vSTTamp。 qYpEh5pDx2zVkumamp。 gTXRm 6X4NGpP$vSTTamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 MuWFA5ux^Gj qv^$UE9wEwZQcUE% amp。 MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv^$U*3t nGK8! z89Am YWpazadNuKNamp。MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv^$U*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 qYpEh5pDx2zVkum amp。MuWFA5uxY7JnD6YWRr Wwc^vR9amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。MuWFA5ux^Gj qv^$UE9wEwZQcUE% amp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gjqv^$UE9wEwZQcUE% amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qvUE%amp。 ksv*3tnGK8! z89Am v^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。 qYpEh5pDx2zVkumamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 ksv*3t nGK8! z89Am YWv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 MuWFA5uxY7J nD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 ksv*3tnGK8! z89Am v^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv3t nGK8! z89Am YWpazadNuKNamp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gjqv^$UE9wEwZQcUE% amp。MuWFA5ux^Gj qv^$UE9wEwZQcUE% amp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 MuWFA5uxY7JnD6YWRrWwc^vR9amp。 qYpEh5pDx2zVkumamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 ksv*3tnGK8! z89Am YWpazadNuKNamp。 ksv*3tnGK8! z89Am YWpazadNuKNamp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gj qv^$U*3tnGK8! z 89Am YWpazadNuKNamp。MuWFA5ux^Gjqv^$UE9wEwZQcUE% amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$U*3tnGK8! z89Am YWpazadNuKNamp。 MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。 qYpEh5pDx2zVkum amp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。gTXRm 6X4NGpP$vSTTamp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。gTXRm 6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 QA9wkxFyeQ^! djsXuyUP2kNXpRWXm Aamp。 FTRIGGER = 0。 (counter = 110)) begin FGATE = 0。 FTRIGGER = 0。 end else if(counter == 1031) begin FCLR = 1。 FCLR = 0。 FTRIGGER = 0。 (counter = 10247)) begin FGATE = 0。 end else if(STAT == 1) begin counter = 1024。 reg[13:0] counter。 always (posedge clk or posedge set or posedge reset) begin if(set) begin out = 1。 end else if(counter == 110) begin counter = 0。 end else if((counter = 102) amp。 end else if(reset) begin counter = 100。 out_trigger = 0。 (counter = 1031)) begin if((counter == 1025) || (counter == 1027) || (counter == 1029)) out_trigger = 1。 out_gate = 0。 input clk, trigger, reset。 end end always (negedge clr) begin stat = stat_reg。 end end else if(flag == 2) begin //檔位不夠 latch_stat = latch_stat。amp。 end else if(count == 0) begin //T1 脈沖 count = count + 1。 stat_reg = 0。具體源程序如下： module control_core(clk, clr, reset, of, IN3, IN4, counter_clrn, latch_clk, clrof, latch_stat, stat)。這個(gè)時(shí)候就需要檢測(cè)。 表 4 控制器功能表 CONTROL_CORE 模塊是控制 器的核心，有六個(gè)輸入端口：時(shí)序脈沖 CLK、清零脈沖 CLR、復(fù)位脈沖 RESET、溢出檢測(cè)輸入 OF、計(jì)數(shù)器輸出第 4 位 IN3[3：0]和 IN4[3： 0]。 always (posedge clk or posedge set or posedge reset) begin if(set) out = 439。因?yàn)? 4 兩檔使用同一個(gè)分頻器，故測(cè)量第四檔時(shí)有 4 位有效數(shù)字，通過(guò)橋接器轉(zhuǎn)換后就能保證數(shù)據(jù)有效 數(shù)字最高位與鎖存器第五位對(duì)齊。 end else if(counter == 10248) begin counter = 0。 end //連續(xù)輸出 3 個(gè) TRIGGER 和一個(gè) CLR else if((counter = 10240) amp。 end //復(fù)位 else if(reset) begin //清零，準(zhǔn)備開(kāi)始計(jì)數(shù) counter = 10239。這樣，由于控制器此時(shí)溢出已被置位，馬上就能進(jìn)入一次換檔處理，保證了換檔的快速。要得到 10s、 1s、 三個(gè) FGATE，分別要計(jì)數(shù)到 102 1024 和 103。 cr = 0。 reg[3:0] out。 四個(gè)輸入端口：時(shí)鐘脈沖 CLK、使能端 EN、清零端CLRN、檔位狀態(tài)端 STAT[1： 0]。計(jì)數(shù)器在分頻器和控制器的作用下對(duì)輸入待測(cè)信號(hào)計(jì)數(shù)，并把計(jì)數(shù)值輸出，在計(jì)數(shù)溢出時(shí)向控制器和分頻器發(fā)送溢出脈沖。設(shè)計(jì)細(xì)化要求：頻率計(jì)能根據(jù)輸入待測(cè)信號(hào)頻率自動(dòng)選擇量程，并在超過(guò)最大量程時(shí)顯示過(guò)量程，當(dāng)復(fù)位脈沖到來(lái)時(shí)，系統(tǒng)復(fù)位，重新開(kāi)始計(jì)數(shù)顯示頻率。 數(shù)字頻率計(jì)設(shè)計(jì) 摘 要 : Verilog HDL 作為一種規(guī)范的硬件描述語(yǔ)言 , 被廣泛應(yīng)用于電路的設(shè)計(jì)中。 三個(gè)輸入信號(hào)：待測(cè)信號(hào)、標(biāo)準(zhǔn)時(shí)鐘脈沖信號(hào)和復(fù)位脈沖信號(hào)。控制器主要用來(lái)判斷計(jì)數(shù)器計(jì)數(shù)是否有效，從而控制檔位轉(zhuǎn)換，鎖存器打開(kāi)、關(guān)閉和設(shè)定值。 計(jì)數(shù)器 COUNTER 計(jì)數(shù)器 由四個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)。 //四位十進(jìn)制 BCD 碼輸出 output[3:0] out。 end else begin out = 0。由于輸入標(biāo)準(zhǔn)時(shí)鐘脈沖為 1024Hz，要得到 的 FGATE 計(jì)數(shù)值相當(dāng)小，約為 20，誤差很大，故在實(shí)際設(shè)計(jì)中把第四檔閘門(mén)電平時(shí)間調(diào)整為 ，這樣第三、四檔公用一個(gè)閘門(mén)電平，同時(shí)在計(jì)數(shù)和鎖存時(shí)要做相應(yīng)的移位，因?yàn)闇y(cè)量第四檔頻率時(shí)有 4 位有效數(shù)字。為了解決在第一檔向第二檔轉(zhuǎn)換時(shí)等待時(shí)間過(guò)長(zhǎng)的問(wèn)題，分頻器由 TRIGGER 端口接收一個(gè)計(jì)數(shù)器的溢出脈沖，當(dāng)計(jì)數(shù)器溢出時(shí)，在脈沖上升沿將內(nèi)部計(jì)數(shù)器置為 FGATE 結(jié)束高電平的最后一個(gè)計(jì)數(shù)器值。 always (posedge clk or posedge trigger or posedge reset) begin //計(jì)數(shù)器溢出，準(zhǔn)備進(jìn)入換檔狀態(tài) if(trigger) begin counter = 10239。 counter = counter + 1。 counter = counter + 1。 橋接器 BRIDGE 主要是為了數(shù)據(jù)對(duì)齊。 reg[3:0] out。其功能表 4。 圖 4 控制器仿真時(shí)序圖 由上述介紹我們知道有三種情況能到達(dá) 0T 狀態(tài)：計(jì)數(shù)結(jié)束、計(jì)數(shù)中溢出和復(fù)位。當(dāng) 4T 脈沖到來(lái)時(shí)，在其下降沿將 stat_reg的內(nèi)容打入 STAT，在下一次高電平到來(lái)之前實(shí)現(xiàn)檔位轉(zhuǎn)換。 always (posedge clk or posedge reset or posed