基于fpga的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文-wenkub.com
2024-11-06 03:44 本頁面
【正文】 解決了鎖定時(shí)間與 相位抖動(dòng)之間的矛盾，對(duì)信息的傳輸質(zhì)量都有很大的提高。 DPLL大多用于通信系統(tǒng)中，而大部分通信系統(tǒng)都有嵌入式 CPU。設(shè)置 K 為初始值，鎖定后，設(shè)置到最佳值，這樣鎖相會(huì)快速進(jìn)入最佳的鎖定狀態(tài)。 CPU 可以通過外部總線讀寫寄存器的內(nèi)容。單穩(wěn)態(tài)振蕩器的實(shí)現(xiàn)也可以在 FPGA內(nèi)實(shí)現(xiàn)，利用計(jì)數(shù)器的方法可以設(shè)計(jì)全數(shù)字化的上升、下降沿雙向觸發(fā)的可重觸發(fā)單穩(wěn)態(tài)振蕩器。 fout 對(duì) fin 的抽樣送入單穩(wěn)態(tài)振蕩器。反之， K值取得小，可以加速環(huán)路的入鎖，但 K計(jì)數(shù)器會(huì)頻繁地產(chǎn)生進(jìn)位或借位脈沖，從而導(dǎo)致了相位抖動(dòng)，相應(yīng)地對(duì)噪聲的抑制能力也隨之降低。在鎖相環(huán)路同步的狀態(tài)下，鑒相器既沒有超前脈沖也沒有滯后脈沖輸出，所以 K 計(jì)數(shù)器通常是沒有輸出的；這就大大減少了由噪聲引起的對(duì)鎖相環(huán)路的誤控作用。 當(dāng)鎖相環(huán)中的鑒相器與數(shù)控振蕩器選定后，鎖相環(huán)的性能很大程度依賴于數(shù)字環(huán)路濾波器的參數(shù)設(shè)置。在基于 FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個(gè)功能模塊嵌入 FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。 參考文獻(xiàn)： 1. Kurt Aronow, Bela Geczy,FPGABased DPLL Approach Delivers WideLock ange, 2020. 11, 2. 胡華春 , 石玉 . 數(shù)字鎖相環(huán)原理與應(yīng)用 [M]. 上?？茖W(xué)技術(shù)出版社 , 1990. 3. 方建邦 , 董獻(xiàn)忱 , 王天璽 . 鎖相環(huán)原理及其 應(yīng)用 [M]. 人民郵電出版社 , 1988. 4. 潘松 .黃繼業(yè) . EDA技術(shù)與 VHDL. 清華大學(xué)出版社 , 5. 單長(zhǎng)虹 ,孟憲元 , 基于 FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì) .電子技術(shù)應(yīng)用， . 智能全數(shù)字鎖相環(huán)的設(shè)計(jì) [日期： 2020324] 來源： 21IC 中國(guó)電子網(wǎng) 作者：中國(guó)礦業(yè)大學(xué) 鄭紅黨 [字體： 大 中 小 ] 摘要： 在 FPGA 片內(nèi)實(shí)現(xiàn)全數(shù)字鎖相環(huán)用途極廣。 結(jié)語 在一般的數(shù)字鎖相環(huán)設(shè)計(jì)中， “捕獲時(shí)間 ”和 “捕獲帶寬 ”這兩項(xiàng)關(guān)鍵的性能指標(biāo)是相互矛盾的，其中任何一項(xiàng)指標(biāo)的提高都會(huì)犧牲另一項(xiàng)指標(biāo)為代價(jià)。對(duì)應(yīng)于輸入碼流的速率為 32MHz2MHz。測(cè)得輸入信號(hào)Fin 的周期信號(hào) time[3..0]被送往圖 3 鎖相環(huán)路分頻器 lmp_counter2，去控制 DCO 的輸出振蕩頻率。因此，對(duì)該設(shè)計(jì)需進(jìn)行擴(kuò)展設(shè)計(jì)，以實(shí)現(xiàn)寬頻帶捕捉功能。相位鎖定誤差最大為 π/2N=π/16。 在圖 4 仿真結(jié)果中， fclk=64MHz， fin=2Mb/s。在本設(shè)計(jì)中， fclk=64MHz， fin=2Mb/s，則 time[3..0]=0100b=8。 環(huán)路實(shí)現(xiàn) 本設(shè)計(jì)在 Altera 公司 開發(fā)軟件平臺(tái)上，利用 VHDL 語言運(yùn)用自頂向下的系統(tǒng)設(shè)計(jì)方法， 在 Altera 最新 CPLD芯片 MAXII240 上設(shè)計(jì)全數(shù)字鎖相環(huán)。 N 分頻器的設(shè)計(jì) N 分頻器則是一個(gè)簡(jiǎn)單的除 N 計(jì)數(shù)器。時(shí)鐘信號(hào)周期大小決定了 DPLL 在鎖定狀態(tài)下相位跟蹤的精度，同時(shí)，它還影響 DPLL 的捕捉時(shí)間和捕捉帶寬。該值的大小會(huì)隨著每個(gè) Fin 周期內(nèi) (Fin=1 時(shí) )鑒相輸出 PE 進(jìn)行調(diào)整。在初始時(shí)刻，計(jì)數(shù)器被置初值為 K/2=2，這樣可以 DPLL 捕捉速度很快。 K 變模可逆計(jì)數(shù)器模值 K 對(duì) DPLL 的性能指標(biāo)有著很大的影響。 K 變?？赡嬗?jì)數(shù)器根據(jù)相差信號(hào) PE來進(jìn)行加減運(yùn)算。本文采用改進(jìn)型異或門鑒相器，它輸出一個(gè)表示本地恢復(fù)時(shí)鐘超前或滯后于輸入信號(hào)的相位誤差。 DPLL 是一種相位反饋控制系統(tǒng)。本文介紹基于 FPGA數(shù)字鎖相環(huán)恢復(fù)串行數(shù)據(jù)位同步時(shí)鐘的設(shè)計(jì)與實(shí)現(xiàn)及提高數(shù)字鎖相環(huán)性能的措施。在基于 FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個(gè)功能模塊嵌入 FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。 寬頻帶數(shù)字鎖相環(huán)的設(shè)計(jì)及基于 FPGA 的實(shí)現(xiàn) [日期： 202032] 來源：電子產(chǎn)品世界 作者：西安工程大學(xué) 李曉東 [字體： 大 中 小 ] 摘要 : 本文簡(jiǎn)要介紹了在 FPGA中實(shí)現(xiàn)全數(shù)字鎖相環(huán) (DPLL)的原理與方法 ，以解決在同步串行數(shù)據(jù)通信時(shí)的同步時(shí)鐘不穩(wěn)定時(shí)的快速恢復(fù)問題； 并重點(diǎn)介紹了采用可控模數(shù)分頻器實(shí)現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實(shí)現(xiàn)過程。在鎖相速度和穩(wěn)定性方面優(yōu)于已有的采用脈沖序列低通濾波計(jì)數(shù)方法實(shí)現(xiàn)的數(shù)字鎖相系統(tǒng)。 圖 6 給出了用 FPGA 實(shí)現(xiàn)的三階全數(shù)字鎖相環(huán)的硬件電路測(cè)試波形。這與理論分析所得出的結(jié)論也是一致的。調(diào)節(jié)比例和積分系數(shù)不僅能夠控制鎖相系統(tǒng)的穩(wěn)定性，還可以控制系統(tǒng)的鎖相速度。 選擇不同的比例系數(shù) Ka 和積分系數(shù) Kb 、 Kc ，可以改變 K1 、 K2 、 K3 的參數(shù)
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