基于fpga的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文-全文預(yù)覽
【正文】 移植和集成，在其他數(shù)字應(yīng)用系統(tǒng)特別是在基于 FPGA的通信電路中有著重要的意義。捕獲時(shí)間 1 個(gè) Fin 周期。所 以鎖相環(huán)的頻率捕獲范圍理論值為 16MHz1MHz。 寬頻帶 DPLL 頻率捕獲電路原理圖 將圖 5 電路和圖 3 上面的一個(gè)電路合并，即為完整的寬頻帶 DPLL 電路。π，一旦輸入信號(hào) Fin的相位抖動(dòng)超過(guò)這個(gè)范圍或 Fin的頻率發(fā)生改變，鎖相環(huán)無(wú)法自動(dòng)完成捕捉鎖定。在第二個(gè)輸入碼位到來(lái)時(shí)本地恢復(fù)時(shí)鐘 Fout 就已經(jīng)進(jìn)入同步狀態(tài)，捕捉速度很快。因此外加一 4 輸入或非門(mén)作為分頻器輸出判決?？赡嬗?jì)數(shù)器 lmp_counter2 為數(shù)控振蕩器，其預(yù)置值為 time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值 N，輸出值大小隨著控制脈沖信號(hào) DP的數(shù)目有關(guān)。另外，模值 N 的大小決定了 DPLL的鑒相靈敏度為 π/N。數(shù)控振蕩器可由一個(gè)可逆計(jì)數(shù)器實(shí)現(xiàn)。 本地高速時(shí)鐘信號(hào) CLK 由片外高速振蕩器提供。它的輸出是調(diào)整可變分頻器的模值 N。本設(shè)計(jì)中選擇 K=4。計(jì)數(shù)器根據(jù)輸出結(jié)果生成控制DCO 動(dòng)作的控制指令。 數(shù)字環(huán)路濾波器的設(shè)計(jì) 數(shù)字環(huán)路濾波器 (DLF)作用是消除鑒相器輸出的相位差信號(hào) PE 中的高頻成分，保證環(huán)路的性能穩(wěn)定，實(shí)際上可用一變?？赡嬗?jì)數(shù)器 (設(shè)模數(shù)為 K)來(lái)實(shí)現(xiàn)。與一般 DPLL 的DPD 設(shè)計(jì)不同，位同步 DPLL 的 DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影 響。脈沖加減電路的時(shí)鐘分別為 2Nfc,fc 為環(huán)路中心頻率。這樣，串行口之間只用一根數(shù)據(jù)線就可以接收同步串行數(shù)據(jù)，簡(jiǎn)化了串行口的接口關(guān)系。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng) 集成到一個(gè)芯片上去。該鎖相環(huán)可作為功能模塊嵌入 SoC 內(nèi)，為各種控制系統(tǒng)提供 快速、穩(wěn)定和高精度的同步信號(hào)。該鎖相環(huán)具有電路結(jié)構(gòu)簡(jiǎn)單、控制靈活、跟蹤精度高、環(huán)路性能好、易于集成的特點(diǎn)。從圖 5 中可見(jiàn)，本鎖相系統(tǒng)可以同時(shí)得到倍頻輸出信號(hào)。從圖 4 中可以看到，系統(tǒng)對(duì)于上述信號(hào)的穩(wěn)態(tài)跟蹤誤差均為零。 從圖 3 中系統(tǒng)仿真曲線可以看出，仿真實(shí)驗(yàn)與理論分析的結(jié)果是一致的。 本鎖相系統(tǒng)的設(shè)計(jì)參數(shù)如下：鑒相器中 D 觸發(fā)器的位長(zhǎng)為 16； DLF 內(nèi)二個(gè)積分環(huán)節(jié)中累 加器的位長(zhǎng)均為 16； DCO 中累加器的位長(zhǎng)為 24，累加器的時(shí)鐘頻率 fclk 為 8MHz，比例積分控制碼組的字長(zhǎng) G=14，自由振蕩頻率 f0 控制碼組的字長(zhǎng) C=10。由式（ 6）所求得的本系統(tǒng)對(duì)應(yīng)于各種典型相位輸入信號(hào)的穩(wěn)態(tài)跟蹤誤差列于表 1。 圖 2 中 θi(Z)為鎖相環(huán)的輸入信號(hào)； θo(Z)? 為鎖相環(huán)的輸出信號(hào)； K 為環(huán)路總增益； Ka 為比例環(huán)節(jié)系數(shù)； Kb 為一階積分環(huán)節(jié)系數(shù)； Kc 為二階積分環(huán)節(jié)系數(shù)。若累加器位長(zhǎng)為 N，則低位輸入端NL 接 DLF 的控制碼組 G，高位 NH 接 DCO 自由振蕩頻率 0 f 的控制碼組 C（該參數(shù)可由設(shè)計(jì)者設(shè)定）。為了提高鎖相系統(tǒng)的性能，設(shè)計(jì)了基于 PI 控制算 法的二階數(shù)字濾波器。 圖 1 三階 全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)圖 本鎖相系統(tǒng)中由于數(shù)控振蕩器采用累加器的結(jié)構(gòu)，因此，累加器輸出的并行碼就是數(shù)控振蕩器的輸出相位碼 B，它反映了輸入信號(hào)和輸出信號(hào)之間的瞬時(shí)相位差。采用 MATLAB 軟件對(duì)系統(tǒng)進(jìn)行了仿真實(shí)驗(yàn)。由于脈沖序列低通濾波計(jì)數(shù)方法是一個(gè)比較復(fù)雜的非線性處理過(guò)程，難以進(jìn)行線性近似，因此，無(wú)法采用系統(tǒng)傳遞函數(shù)的分析方法確定鎖相環(huán)的設(shè)計(jì)參數(shù)。對(duì)于高階全數(shù)字鎖相環(huán)，其數(shù)字濾波器常常采用基于 DSP 的運(yùn)算電路。基于 FPGA 的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn) 1 引言 鎖相環(huán)在通信、雷達(dá)、測(cè)量和自動(dòng)化控制等領(lǐng)域應(yīng)用極為廣泛，已經(jīng)成為 各種電子設(shè)備中必不可少的基本部件。 傳統(tǒng)的數(shù)字鎖相環(huán)系統(tǒng)是希望通過(guò)采用具有低通特性的環(huán)路濾波器，獲得穩(wěn)定的振蕩控制數(shù)據(jù)。這些電路通過(guò)對(duì)鑒相模塊產(chǎn)生的相位誤差脈沖進(jìn)行計(jì)數(shù)運(yùn)算，獲得可控振蕩器模塊的振蕩控制參數(shù)。給出了該鎖相系統(tǒng)的具體結(jié)構(gòu)，建立了系統(tǒng)數(shù)學(xué)模型，并對(duì)其系統(tǒng)性能進(jìn)行了 理論分析。該系統(tǒng)由數(shù)字鑒相器（ DPD）、數(shù)字環(huán)路濾波器（ DLF）和數(shù)控振蕩器（ DCO）三個(gè)部件組成。 數(shù)字環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，并且控制著環(huán)路相位校正的速度與精度。 數(shù)控振蕩器是由全加器和寄存器構(gòu)成的累加器組成。 3 數(shù)字鎖相環(huán)系統(tǒng)性能的理論分析 鎖相環(huán)的系統(tǒng)結(jié)構(gòu) 若采樣周期很短，并且把數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器的增益系數(shù)歸并到環(huán)路總增益一起考慮，可畫(huà)出鎖相環(huán)在 Z 域的系統(tǒng)結(jié)構(gòu)如圖 2 所示。經(jīng)分析推導(dǎo)可得，該三階數(shù)字鎖相環(huán)系統(tǒng)穩(wěn)定的所有條件為： 系統(tǒng)跟蹤誤差 由系統(tǒng)誤差傳
高考資料相關(guān)推薦
鄂ICP備17016276號(hào)-1