【正文】 片上系統(tǒng)的發(fā)展使其成為可能。實現(xiàn)的前提是檢測鎖相環(huán)的工作狀態(tài)。 關(guān)鍵詞： 全數(shù)字鎖相環(huán) 數(shù)字環(huán)路濾波器 數(shù)字單穩(wěn)態(tài)振蕩器 1 引言 數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。電路原理如圖 5。 圖 3 改進(jìn)型異或門鑒相器 DPLL 原理圖 其中，可逆計數(shù)器 counter2為環(huán)路濾波器 DLF，預(yù)設(shè)初值為 12，加法進(jìn)位模值為 4，減法進(jìn)位模值為 12。在本數(shù)字鎖相環(huán)設(shè)計中使用數(shù)控振蕩器是可變模式分頻器。 圖 1 全數(shù)字鎖相環(huán)基本結(jié)構(gòu) 環(huán)路模塊具體功能及其電路實現(xiàn) 數(shù)字鑒相器的設(shè)計 常用的鑒相器有兩種，異或門 (XOR)鑒相器和邊沿控制鑒相器 (ECPD)。硬件測試結(jié)果證實，應(yīng)用 EDA 技術(shù)設(shè)計的高階全數(shù)字鎖相環(huán)能夠?qū)崿F(xiàn)其鎖相功能。 表 2 中設(shè) 根據(jù)本系統(tǒng)在 Z 域的傳遞函數(shù)和表 2 中的設(shè)計參數(shù) K1 、 K2 、 K3 ，應(yīng)用 MATLAB 軟件進(jìn)行分析，得到三階全數(shù)字鎖相環(huán)在單位階躍信號作用下的系統(tǒng)仿真曲線如圖 3 所示。 數(shù)控振蕩器是由全加器和寄存器構(gòu)成的累加器組成。這些電路通過對鑒相模塊產(chǎn)生的相位誤差脈沖進(jìn)行計數(shù)運算，獲得可控振蕩器模塊的振蕩控制參數(shù)。由于脈沖序列低通濾波計數(shù)方法是一個比較復(fù)雜的非線性處理過程，難以進(jìn)行線性近似，因此，無法采用系統(tǒng)傳遞函數(shù)的分析方法確定鎖相環(huán)的設(shè)計參數(shù)。若累加器位長為 N，則低位輸入端NL 接 DLF 的控制碼組 G，高位 NH 接 DCO 自由振蕩頻率 0 f 的控制碼組 C（該參數(shù)可由設(shè)計者設(shè)定）。 從圖 3 中系統(tǒng)仿真曲線可以看出，仿真實驗與理論分析的結(jié)果是一致的。該鎖相環(huán)可作為功能模塊嵌入 SoC 內(nèi)，為各種控制系統(tǒng)提供 快速、穩(wěn)定和高精度的同步信號。與一般 DPLL 的DPD 設(shè)計不同，位同步 DPLL 的 DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影 響。它的輸出是調(diào)整可變分頻器的模值 N?？赡嬗嫈?shù)器 lmp_counter2 為數(shù)控振蕩器，其預(yù)置值為 time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值 N，輸出值大小隨著控制脈沖信號 DP的數(shù)目有關(guān)。 寬頻帶 DPLL 頻率捕獲電路原理圖 將圖 5 電路和圖 3 上面的一個電路合并，即為完整的寬頻帶 DPLL 電路。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個系統(tǒng)集成到一個芯片上去。 3 工作狀態(tài)檢測電路 圖 2 為鎖相環(huán)狀態(tài)檢測電路，由觸發(fā)器與單穩(wěn)態(tài)振蕩器構(gòu)成， fin 為輸入的參考時鐘， fout 為鎖相環(huán)振蕩器輸出的時鐘移相 900。 ② 與片外系統(tǒng)共用 CPU。 關(guān)于 CPU 的選擇有三種方案： ① FPGA片內(nèi)實現(xiàn) CPU。 為了平衡鎖定時間與相位抖動之間的矛盾，理想的情況是當(dāng)數(shù)字鎖相環(huán)處于失步狀態(tài)時，降低 K 計數(shù)器的設(shè)置，反之加大其設(shè)置。本文在集成數(shù)字鎖相環(huán) 74297 的基礎(chǔ)上進(jìn)行改進(jìn)，設(shè)計了鎖相狀態(tài)檢測電路，配合 CPU 對環(huán)路濾波參數(shù)進(jìn)行動態(tài)智能配置，從而使鎖相環(huán)快速進(jìn)入鎖定狀態(tài)，在最短時間內(nèi)正常工作并且提高輸出頻率的質(zhì)量。 為實現(xiàn)寬頻帶捕捉，設(shè)置一專門電路，測定輸入信號 Fin每個比特的周期 (或頻率 )，并判定是否發(fā)生變化，若測得比特周期發(fā)生變化，就會去控制調(diào)整 DCO的輸出振蕩頻率，使其快速跟蹤 Fin 的頻率，再配合前述數(shù)字鎖相環(huán)的相位跟蹤，就可完成寬范圍頻率鎖定。將鎖相環(huán)路設(shè)計完畢后，并通過 集成環(huán)境進(jìn)行仿真、綜合、驗證， DPLL 設(shè)計結(jié)果如圖 3。 數(shù)控振蕩器的設(shè)計 數(shù)控振蕩器 ( DCO)在數(shù)字鎖相環(huán)路中所處的地位相當(dāng)于模擬鎖相環(huán)路中的電壓控制振蕩器。它根據(jù)輸入信號 fin 與本地恢復(fù)時鐘 fout 之間的相位誤差 (超前還是滯后 )信號送入數(shù)字環(huán)路濾波器 DLF 中對相位誤差信號進(jìn)行平滑濾波，并生成控制 DCO 動作的控制信號 DCS， DCO 根據(jù)控制信號給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，通過連續(xù)不斷的反饋調(diào) 節(jié)，使其輸出時鐘fout 的相位跟蹤輸入數(shù)據(jù) fin 的相位。理論分析和仿真實驗表明，改變比例積分控制參數(shù)，可以很方便地調(diào)節(jié)鎖相系統(tǒng)的鎖相速度和穩(wěn)定性，因而簡化了設(shè)計過程。表 2 列出了幾種典型參數(shù)所對應(yīng)的鎖相系統(tǒng)穩(wěn)定性分析結(jié)果。為使 DLF 輸出的控制碼組在同一瞬間并行送入 DCO，在這兩個環(huán)路部件之間接入一緩沖寄存器。另一種類型的全數(shù)字鎖相環(huán)是采用脈沖序列低 通濾波計數(shù)電路作為環(huán)路濾波器，如隨機徘徊序列濾波器、先 N 后M 序列濾波器等。不能實現(xiàn)對高階數(shù)字鎖相環(huán)性能指標(biāo)的解藕控制和分析，無法滿足較高的應(yīng)用需求。當(dāng)控制碼組 G 均為 ?0?時， DCO 輸出端最高位 AN