基于fpga的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文-文庫吧資料
2024-11-18 03:44本頁面
【正文】 counter2 為數(shù)控振蕩器，其預(yù)置值為 time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值 N，輸出值大小隨著控制脈沖信號 DP的數(shù)目有關(guān)。將鎖相環(huán)路設(shè)計(jì)完畢后，并通過 集成環(huán)境進(jìn)行仿真、綜合、驗(yàn)證， DPLL 設(shè)計(jì)結(jié)果如圖 3。另外，模值 N 的大小決定了 DPLL的鑒相靈敏度為 π/N。 N 分頻器對脈沖加減電路的輸出脈沖再進(jìn)行 N 分頻，得到整個(gè)環(huán) 路的輸出信號 Fout。數(shù)控振蕩器可由一個(gè)可逆計(jì)數(shù)器實(shí)現(xiàn)。為提高相位跟蹤的精度以降低數(shù)據(jù)接收的誤碼率，時(shí)鐘信號 CLK 的取值應(yīng)盡量高。 本地高速時(shí)鐘信號 CLK 由片外高速振蕩器提供。當(dāng) UD為高電平時(shí)，將可變分頻模值 N 增大，以調(diào)整分頻輸出使之相位滯后；當(dāng) UD 輸出為低電平時(shí)，將可變分頻模值 N 減小，已調(diào)整分頻輸出使之輸出相位提前。它的輸出是調(diào)整可變分頻器的模值 N。 數(shù)控振蕩器的設(shè)計(jì) 數(shù)控振蕩器 ( DCO)在數(shù)字鎖相環(huán)路中所處的地位相當(dāng)于模擬鎖相環(huán)路中的電壓控制振蕩器。本設(shè)計(jì)中選擇 K=4。計(jì)數(shù)器模值 K的取值可根據(jù)輸入信號的相位抖動(dòng)而定，加大模值 K，有利于提高 DPLL 的抗噪能力，但是會(huì)導(dǎo)致較大的捕捉時(shí)間和較窄的捕捉帶寬。計(jì)數(shù)器根據(jù)輸出結(jié)果生成控制DCO 動(dòng)作的控制指令。當(dāng) PE 為高電平時(shí)，計(jì)數(shù)器進(jìn)行加運(yùn)算，如果相加的結(jié)果達(dá)到預(yù)設(shè)的模值，則輸出一個(gè)進(jìn)位脈沖信號 DP 給脈沖加減電路；當(dāng) PE為低電平時(shí)，計(jì)數(shù)器進(jìn)行減運(yùn)算，如果結(jié)果為零，則輸出一個(gè)借位脈沖信號 DP 給脈沖加減電路。 數(shù)字環(huán)路濾波器的設(shè)計(jì) 數(shù)字環(huán)路濾波器 (DLF)作用是消除鑒相器輸出的相位差信號 PE 中的高頻成分，保證環(huán)路的性能穩(wěn)定，實(shí)際上可用一變?？赡嬗?jì)數(shù)器 (設(shè)模數(shù)為 K)來實(shí)現(xiàn)。如果本地恢復(fù)時(shí)鐘超前于輸入信號，則超前 /滯后脈沖 UD 輸出為高電平，反之 UD 輸出為低電平，如圖 2 所示。與一般 DPLL 的DPD 設(shè)計(jì)不同，位同步 DPLL 的 DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影 響。它根據(jù)輸入信號 fin 與本地恢復(fù)時(shí)鐘 fout 之間的相位誤差 (超前還是滯后 )信號送入數(shù)字環(huán)路濾波器 DLF 中對相位誤差信號進(jìn)行平滑濾波，并生成控制 DCO 動(dòng)作的控制信號 DCS， DCO 根據(jù)控制信號給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，通過連續(xù)不斷的反饋調(diào) 節(jié)，使其輸出時(shí)鐘fout 的相位跟蹤輸入數(shù)據(jù) fin 的相位。脈沖加減電路的時(shí)鐘分別為 2Nfc,fc 為環(huán)路中心頻率。 DPLL 結(jié)構(gòu)及工作 原理 全數(shù)字鎖相環(huán)路 (DPLL)的基本結(jié)構(gòu)如圖 1 所示。這樣，串行口之間只用一根數(shù)據(jù)線就可以接收同步串行數(shù)據(jù)，簡化了串行口的接口關(guān)系。一般同步串行口通信方式的同步串行口之間的數(shù)據(jù)傳輸除了數(shù)據(jù)線外還必須有專門的同步時(shí)鐘線，這種連接方式不但需要增加一條線路，同步性能受環(huán)境的影響還較大。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng) 集成到一個(gè)芯片上去。 關(guān)鍵詞 : DPLL； FPGA；數(shù)字環(huán)路濾波器；時(shí)鐘恢復(fù)；寬頻帶 引言 數(shù)字鎖相環(huán) (DPLL)技術(shù)在數(shù)字通信、無線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。該鎖相環(huán)可作為功能模塊嵌入 SoC 內(nèi)，為各種控制系統(tǒng)提供 快速、穩(wěn)定和高精度的同步信號。理論分析和仿真實(shí)驗(yàn)表明，改變比例積分控制參數(shù)，可以很方便地調(diào)節(jié)鎖相系統(tǒng)的鎖相速度和穩(wěn)定性，因而簡化了設(shè)計(jì)過程。該鎖相環(huán)具有電路結(jié)構(gòu)簡單、控制靈活、跟蹤精度高、環(huán)路性能好、易于集成的特點(diǎn)。系統(tǒng)仿真與硬件測試結(jié)果都表明，該系統(tǒng)能夠?qū)崿F(xiàn)鎖相功能。從圖 5 中可見，本鎖相系統(tǒng)可以同時(shí)得到倍頻輸出信號。綜合考慮鎖相系統(tǒng)的穩(wěn)定性、穩(wěn)態(tài)相差和鎖相速度等性能指標(biāo)， 最終選擇設(shè)計(jì)參數(shù) K1 = 23 ， K2 = 26， K3 = 211。從圖 4 中可以看到，系統(tǒng)對于上述信號的穩(wěn)態(tài)跟蹤誤差均為零。顯然，在保持系統(tǒng)穩(wěn)定的條件下，圖 3(d)設(shè)計(jì)參數(shù)所對應(yīng)的系統(tǒng)鎖相速度較快。 從圖 3 中系統(tǒng)仿真曲線可以看出，仿真實(shí)驗(yàn)與理論分析的結(jié)果是一致的。表 2 列出了幾種典型參數(shù)所對應(yīng)的鎖相系統(tǒng)穩(wěn)定性分析結(jié)果。 本鎖相系統(tǒng)的設(shè)計(jì)參數(shù)如下：鑒相器中 D 觸發(fā)器的位長為 16； DLF 內(nèi)二個(gè)積分環(huán)節(jié)中累 加器的位長均為 16； DCO 中累加器的位長為 24，累加器的時(shí)鐘頻率 fclk 為 8MHz，比例積分控制碼組的字長 G=14，自由振蕩頻率 f0 控制碼組的字長 C=10。 4 鎖相系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)與仿真 依據(jù)圖 1 鎖相環(huán)系統(tǒng)的結(jié)構(gòu)，利用 Xilinx 公司的 ISE 設(shè)計(jì)軟件，采用自頂向下的模塊化設(shè)計(jì)方法，用 VHDL 對全數(shù)字鎖相環(huán)的各個(gè)部件分別進(jìn)行編程設(shè)計(jì)，然后對該系統(tǒng)做綜合設(shè)計(jì)和仿真。由式（ 6）所求得的本系統(tǒng)
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