基于fpga的高階全數字鎖相環(huán)的設計與實現(xiàn)畢業(yè)論文-免費閱讀
【正文】 可以視具體情況而定。實際測試時設置 K 初始值為 23，此時鎖相環(huán)的捕捉帶較大，在很短時間內就可以達到鎖定狀態(tài)， lock變?yōu)榈碗娖健ｆi相環(huán)的鎖定狀態(tài)保持時間的認定，可以通過設置振蕩器的性能。 顯然，設計中適當選取 K值是很重要的。它比較輸入信號和振蕩器輸出信號之間的相位差，從而產生誤差控制信號來調整振蕩器的頻率，以達到與輸入信號同頻同相。其中 “捕獲帶寬 ”指標可以通過提高工作時鐘 fclk 的頻率以及鎖相環(huán)中的計數器的計數容量來進一步擴展。本設計中， fclk =64MHz， M=16。該數字鎖相環(huán)的最大相移調整能 力為 177。值得注意的是鎖相環(huán)路分頻器 lmp_counter2 的進位輸出 Cout 不可直接作為分頻輸出，因為在仿真過程中發(fā)現(xiàn)隨著 fclk 頻率的升高， Cout 容易產生冒險毛刺，影響鎖相環(huán)的穩(wěn)定性。同時，因為 Fout=CLK/2N=fc，因此通過改變分頻值 N可以得到不同的環(huán)路中心頻率 fc。如果數字環(huán)路濾波器既沒有控制脈沖信號 DP 輸出，那么，分頻模值 N 將保持不變，經除 N 分頻后的輸出本地恢復信號相位和輸入信號相位處于同步狀態(tài)。減小模值 K 可以縮短捕捉時間，擴展捕捉帶寬，但是降低了 DPLL 的抗噪能力。 圖 2 改進型異或門鑒相器的原理圖及工作波形圖 可見，在輸出信號 Fout 為超前、滯后和同步于 Fin 時， PE 脈沖的前沿距 離 Fin 的上升沿相位是不等的。主要由鑒相器 DPD、數字環(huán)路濾波器 DLF、脈沖加減電路 (數控振蕩器 DCO)和分頻器 (可控變模 N)四部分構成。與傳統(tǒng)的模擬電路實現(xiàn)的 PLL 相比， DPLL 具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調、易于構建高階鎖相環(huán)等優(yōu)點。 4 結論 本文提出了一種基于 PI 控制算法的三階全數字鎖相環(huán)，采用 EDA 技術進行系統(tǒng)設計，并用可編程邏輯器件予以實現(xiàn)。 根據本系統(tǒng)在 Z 域的誤差傳遞函數和實際設計參數，可以分別得到系統(tǒng)在相位階躍、頻率階躍和頻率斜升信號作用下的響應曲線如圖 4 所示。最后，采用 Xilinx 公司的 sparnⅡ 系列的 FPGA 器件實現(xiàn)了鎖相系統(tǒng)的硬件功能。 3 數字鎖相環(huán)系統(tǒng)性能的理論分析 鎖相環(huán)的系統(tǒng)結構 若采樣周期很短，并且把數字鑒相器、數字環(huán)路濾波器和數控振蕩器的增益系數歸并到環(huán)路總增益一起考慮，可畫出鎖相環(huán)在 Z 域的系統(tǒng)結構如圖 2 所示。 數字環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，并且控制著環(huán)路相位校正的速度與精度。給出了該鎖相系統(tǒng)的具體結構，建立了系統(tǒng)數學模型，并對其系統(tǒng)性能進行了 理論分析。 傳統(tǒng)的數字鎖相環(huán)系統(tǒng)是希望通過采用具有低通特性的環(huán)路濾波器，獲得穩(wěn)定的振蕩控制數據。對于高階全數字鎖相環(huán)，其數字濾波器常常采用基于 DSP 的運算電路。采用 MATLAB 軟件對系統(tǒng)進行了仿真實驗。為了提高鎖相系統(tǒng)的性能，設計了基于 PI 控制算 法的二階數字濾波器。 圖 2 中 θi(Z)為鎖相環(huán)的輸入信號； θo(Z)? 為鎖相環(huán)的輸出信號； K 為環(huán)路總增益； Ka 為比例環(huán)節(jié)系數； Kb 為一階積分環(huán)節(jié)系數； Kc 為二階積分環(huán)節(jié)系數。 本鎖相系統(tǒng)的設計參數如下：鑒相器中 D 觸發(fā)器的位長為 16； DLF 內二個積分環(huán)節(jié)中累 加器的位長均為 16； DCO 中累加器的位長為 24，累加器的時鐘頻率 fclk 為 8MHz，比例積分控制碼組的字長 G=14，自由振蕩頻率 f0 控制碼組的字長 C=10。從圖 4 中可以看到，系統(tǒng)對于上述信號的穩(wěn)態(tài)跟蹤誤差均為零。該鎖相環(huán)具有電路結構簡單、控制靈活、跟蹤精度高、環(huán)路性能好、易于集成的特點。隨著集成電路技術的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個系統(tǒng) 集成到一個芯片上去。脈沖加減電路的時鐘分別為 2Nfc,fc 為環(huán)路中心頻率。 數字環(huán)路濾波器的設計 數字環(huán)路濾波器 (DLF)作用是消除鑒相器輸出的相位差信號 PE 中的高頻成分，保證環(huán)路的性能穩(wěn)定，實際上可用一變?？赡嬗嫈灯?(設模數為 K)來實現(xiàn)。本設計中選擇 K=4。 本地高速時鐘信號 CLK 由片外高速振蕩器提供。另外，模值 N 的大小決定了 DPLL的鑒相靈敏度為 π/N。因此外加一 4 輸入或非門作為分頻器輸出判決。π，一旦輸入信號 Fin的相位抖動超過這個范圍或 Fin的頻率發(fā)生改變，鎖相環(huán)無法自動完成捕捉鎖定。所 以鎖相環(huán)的頻率捕獲范圍理論值為 16MHz1MHz。由于該數字鎖相環(huán)可直接用于同步串行通信中二進制碼流的同步時鐘的恢復，可自動跟蹤接收碼流速率的變換，同時該設計是基于 FPGA的模塊化設計，便于其他數字系統(tǒng)設計的移植和集成，在其他數字應用系統(tǒng)特別是在基于 FPGA的通信電路中有著
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