【正文】 在端一端加密中，只是數(shù)據(jù)部分進(jìn)行加密。因此，只要對(duì)傳輸?shù)男畔⑦M(jìn)行DES加密就能保證信息傳遞的安全性。:用戶服務(wù)呼叫中心服務(wù)器是《通信總站用戶服務(wù)呼叫中心》系統(tǒng)的主要組成部分，起著橋梁的作用，其用戶通過(guò)PSTN與通信總站的業(yè)務(wù)系統(tǒng)及人工坐席相連，其具體功能如下: *電話接口處理(模擬或數(shù)字) *語(yǔ)音處理 *傳真處理 *人工坐席處理 *會(huì)議橋處理*遠(yuǎn)程數(shù)據(jù)訪問(wèn)處理*與主機(jī)通訊處理 *遠(yuǎn)程通訊處理 人工座席是《通信總站用戶服務(wù)呼叫中心》系統(tǒng)的組成部分之一，功能是當(dāng)本系統(tǒng)自動(dòng)應(yīng)答部分無(wú)法幫助用戶解決的問(wèn)題時(shí)，系統(tǒng)將自動(dòng)轉(zhuǎn)接人工坐席，同時(shí)工作人員的電腦屏幕上彈出此用戶全部資料，方便工作人員及時(shí)回答和解決用戶的有關(guān)問(wèn)題，既解決了用戶的需要，又極大的縮短了與用戶的通話時(shí)間。 通信總站作為一個(gè)軍事單位，其通信信息當(dāng)然要求是保密的，因此對(duì)信息傳遞的保密性要求很高。本章小結(jié) 本章首先對(duì)DES加密核心及整個(gè)系統(tǒng)進(jìn)行了性能分析，然后分別通過(guò)ModelSim仿真和實(shí)際硬件進(jìn)行了功能驗(yàn)證，結(jié)果表明DES加密系統(tǒng)的加/解密功能是正確可靠的。采取了以下測(cè)試方案: 由PC通過(guò)串口向試驗(yàn)板發(fā)送文件和密鑰，經(jīng)過(guò)加密后的密文通過(guò)串口傳回PC，與PC上的標(biāo)準(zhǔn)加密DES加密程序進(jìn)行比對(duì)。4. 2功能驗(yàn)證4. 2. 利用ModelSim工具對(duì)DES加密系統(tǒng)的Verilog代碼進(jìn)行Behavior amp。本章小結(jié)本章先介紹了DES加密系統(tǒng)的整體設(shè)計(jì)方案，由三大模塊組成:DES加密核心，UART通信接口和BLOCKRAM存儲(chǔ)模塊。NET Control1 LOC=p121。NET Display0 LOC=p108。NET RX LOC=p3。 Control=439。 endelse if(LED_Flag==239。 LED Flag=239。 d00_ 005。/*******為七段碼顯示生成一個(gè)快時(shí)鐘********/ wire clk_ LED。 b0。assign MODESEL=139。//wire DES_reset_buf。wire rstn。wire [7:0] SENDDATA。output CLKLXENABLE。 B1ockRAH存儲(chǔ)模塊的頂層框圖通過(guò)上述分析，BlockRAM存儲(chǔ)模塊的頂層框圖如下: 圖310 B1ockRAM存儲(chǔ)模塊的頂層框圖3. 2. 4 DES加密系統(tǒng)整體設(shè)計(jì)結(jié)果3. 2. DES加密系統(tǒng)整體設(shè)計(jì)頂層框圖綜上所述，DES加密系統(tǒng)整體設(shè)計(jì)頂層框圖如下:圖3I l整體設(shè)計(jì)頂層框圖DES加密系統(tǒng)頂層設(shè)計(jì)模塊的源代碼:module top( clk, TX_ reset, RX_reset, RXD, TXD, RX, RX_done, TX_ena, DECRYPT, CLKLXENABLE,Display, Control)。bl), .RSTA(139。由于實(shí)際用的板子的晶振是50MHz的，所以調(diào)用了分頻子模塊counter，以得到9600Hz的16倍的clkl6x的時(shí)鐘。通常的做法是產(chǎn)生一個(gè)16倍(或32倍)于波特率的時(shí)鐘信號(hào)clkl6x，當(dāng) clkl6x的前后兩個(gè)脈沖沿檢測(cè)到串行輸入信號(hào)從高到低的跳變時(shí)，即表明一幀數(shù)據(jù)的開始，然后再經(jīng)過(guò)8個(gè)clkl6x周期，以該時(shí)刻點(diǎn)為基準(zhǔn)，每隔16個(gè)。接收部分將收到的以幀為單位的串行輸入信號(hào)轉(zhuǎn)化為并行信號(hào)供取走。這樣，S盒成了速度的瓶頸，為此，采用ROM來(lái)實(shí)現(xiàn)。從前面的介紹可以看到，DES算法沒(méi)有大量的復(fù)雜數(shù)學(xué)計(jì)算(如乘、帶進(jìn)位的加、模等)，在加/解密過(guò)程和密鑰生成過(guò)程中僅有邏輯運(yùn)算和查表運(yùn)算?？紤]實(shí)驗(yàn)平臺(tái)上硬件條件的限制，現(xiàn)成可用的通信接口只能選擇UART。這在大大減少硬件開銷的同時(shí)也在性能上作出了相應(yīng)的犧牲。循環(huán)全部打開后，實(shí)現(xiàn)全部16個(gè)輪函數(shù)的硬件級(jí)聯(lián)，只要一個(gè)時(shí)鐘周期就可以完成一個(gè)數(shù)據(jù)塊的加密或解密。而UART通信接口則負(fù)責(zé)加密核心與外界通信鏈路之間的數(shù)據(jù)吞吐。Verilog HDL還具有內(nèi)置邏輯函數(shù)。l 借用高級(jí)語(yǔ)言的結(jié)構(gòu)和語(yǔ)句，例如條件語(yǔ)句，賦值語(yǔ)句和循環(huán)語(yǔ)句等，在VerilogHDL中都可以使用，既簡(jiǎn)化了電路的描述，又方便了設(shè)計(jì)人員的學(xué)習(xí)和使用。 隨著VerilogXL算法的成功，Verilog HDL語(yǔ)言得到迅速發(fā)展。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。后仿真結(jié)合了布局布線的因素，可以精確的反映下載后芯片內(nèi)部的執(zhí)行情況，可以觀測(cè)邏輯變量的延遲情況，毛刺，冒險(xiǎn)競(jìng)爭(zhēng)等。 MXE可以用來(lái)做邏輯仿真(前仿真)，也可以做精確的布局布線后仿真(后仿真)。 *標(biāo)準(zhǔn)VGA接口，可顯示64種顏色。這種主芯片嵌入式結(jié)構(gòu)，連同平臺(tái)設(shè)計(jì)中采用的其他耐用性措施，使得平臺(tái)具有靈活的使用方式，長(zhǎng)期的使用壽命和低廉的維護(hù)費(fèi)用。如果KEY的數(shù)據(jù)從1到64進(jìn)行標(biāo)號(hào)，那么C0就分別是KEY的57, 49, 41, ……，44和36位，同樣地，D0分別是KEY的63, 55, 47,……，12和4位。表23 E變換表每個(gè)單獨(dú)的選擇函數(shù)S1 ，S2... .， S8 ，將6位數(shù)據(jù)塊作為輸入，并且產(chǎn)生4位數(shù)據(jù)塊作為輸出，選擇函數(shù)S，根據(jù)下表進(jìn)行運(yùn)算。 為密鑰空間， 如圖1所示，DES算法是64位明文由一個(gè)初始序列變換(IP)開始，經(jīng)過(guò)16輪的加密運(yùn)算，再通過(guò)初始序列變換的逆變換(IIP)得到所需的密文。整個(gè)系統(tǒng)由三大模塊組成:DES加密核心，UART通信接口模塊和BLOCKRAM存儲(chǔ)模塊。綜上所述，應(yīng)用FPGA來(lái)設(shè)計(jì)和實(shí)現(xiàn)DES加密系統(tǒng)具有十分重要的現(xiàn)實(shí)意義和廣闊的應(yīng)用前景。 早期的可編程邏輯器件只有可編程只讀存貯器（ROM）,紫外線可擦除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)。DES算法從1977年公布到現(xiàn)在已有將近30年的歷史，雖然有些人對(duì)它的加密強(qiáng)度持懷疑態(tài)度，但現(xiàn)在還沒(méi)有發(fā)現(xiàn)實(shí)用的破譯DES的方法。(密鑰通常表示為64的數(shù)，但每個(gè)第8位都用作奇偶校驗(yàn)，可以忽略。 4: 探討了DES加密系統(tǒng)在軍事通信總站內(nèi)的應(yīng)用。隨著微電子技術(shù)的發(fā)展，可編程邏輯器件由早期的只讀存貯器((PROM)發(fā)展到今天十分流行并廣泛應(yīng)用的現(xiàn)場(chǎng)可編程門陣列FPGA 。DES (Data Encryption Standard)加密算法在成為加密標(biāo)準(zhǔn)到今天，經(jīng)歷了長(zhǎng)期的考驗(yàn)。整個(gè)系統(tǒng)包括DES加密核心模塊，UART通信接口模塊和BLOCKRAM存儲(chǔ)模塊。64位一組的明文從算法的一端輸入，64位的密文從另一端輸出。從技術(shù)角度講，網(wǎng)絡(luò)安全除了依賴安全的網(wǎng)絡(luò)通信協(xié)議及應(yīng)用協(xié)議外，更多地取決于網(wǎng)絡(luò)設(shè)備如交換機(jī)、路由器、網(wǎng)橋等所提供的加/解密功能。隨著科學(xué)技術(shù)的發(fā)展，晶體管，小規(guī)模集成電路，中規(guī)模集成電路，大規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。他們可以實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活，而且有具有設(shè)計(jì)開發(fā)周期短，設(shè)計(jì)制造成本低，開發(fā)工具先進(jìn)，標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試，質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)。 全文共分五章，各章內(nèi)容安排如下: 第一章介紹了DES加密系統(tǒng)的研究背景，現(xiàn)狀，意義及應(yīng)用前景。第二章DES加密算法原理及系統(tǒng)開發(fā)環(huán)境 DES加密算法原理2. 1. 1 DES加密算法原理簡(jiǎn)介 DES運(yùn)算的明文(加密前數(shù)據(jù))和加密密鑰都是64位的，將原始數(shù)據(jù)經(jīng)過(guò)初始的置換，然后與子密鑰(由加密密鑰產(chǎn)生)經(jīng)過(guò)一系列迭代運(yùn)算，最后再經(jīng)過(guò)逆置換，即可到密文(加密后數(shù)據(jù))。加密函數(shù)f的運(yùn)算框圖如圖2所示[7]。第l行第13列的數(shù)是5,那么輸出就0101 選擇函數(shù)S1 ，S2... .， S8分別如下所示。PC2如下: 表29 PC2DES算法的原理和整個(gè)過(guò)程如上所述。*八個(gè)LED和四個(gè)七段數(shù)碼管，可用來(lái)顯示FPGA和單片機(jī)的輸出信息。 *恒定直流供電，分為5V, 3. 3V, o 實(shí)物圖如下: 圖24 EITS2003實(shí)驗(yàn)開發(fā)板2. 2. 2軟件開發(fā)工具ISE WebPack WebPack，加上配合ISE使用的ModelSim Xilinx Edition(MXE)[11]。 2) Map一對(duì)不同的目標(biāo)器件來(lái)計(jì)算和分配資源。接下去，再用專用集成電路ASIC或現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)[12]。Phil Moorby后來(lái)成為VerilogXL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。在這個(gè)標(biāo)準(zhǔn)中，加入了 Verilog HDLA標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計(jì)描述的能力。開關(guān)級(jí)結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語(yǔ)言中，用戶可以直接調(diào)用。在國(guó)內(nèi)，Verilog HDL的應(yīng)用群體也在不斷擴(kuò)大，越來(lái)越多的人使用該語(yǔ)言進(jìn)行設(shè)計(jì)和仿真。也可以通過(guò)分時(shí)復(fù)用，重復(fù)調(diào)用一份輪函數(shù)的硬件拷貝，以時(shí)間換空間，從而得到硬件資源占用上的最小化。這樣，多塊數(shù)據(jù)實(shí)現(xiàn)了同時(shí)處理，使得加/解密速度可以提高近16倍，確實(shí)讓性能有了大幅度的提高，但是由于實(shí)驗(yàn)平臺(tái)上搭載的Spartan IIE FPGA總資源為10萬(wàn)門左右，一味地追求性能無(wú)疑是不切實(shí)際的。但是考慮到通用性的問(wèn)題，由于通信鏈路速率的不同，通信接口與DES加密核心之間很難實(shí)現(xiàn)數(shù)據(jù)傳輸和加密的同步，因此需要在兩者之間設(shè)計(jì)相應(yīng)的機(jī)制。本設(shè)計(jì)采用時(shí)鐘獨(dú)立的雙口RAM，實(shí)現(xiàn)UART與DES加密核心之間的數(shù)據(jù)緩沖。在VHDL或Verilog語(yǔ)言中，可以直接用CASE語(yǔ)句來(lái)實(shí)現(xiàn)。圖35單輪子密鑰生成在XC2S100e的實(shí)現(xiàn)3. 2. 1. 3 DES加密核心模塊的頂層框圈通過(guò)上述分析，DES加密核心模塊的頂層框圖如下: 圖36 DES加密核心模塊的頂層框圖3. 2. 2 UART通信接口模塊的實(shí)現(xiàn) RS 232的實(shí)現(xiàn)通常采用專用的UART(Universal Asynchronous Receiver and Transmitter)接口芯片或利用單片機(jī)本身所帶有的異步通信功能，但有些情況下也需要利用可編程芯片通過(guò)軟件的編制來(lái)實(shí)現(xiàn)UART的功能。異步串行通信的數(shù)據(jù)傳送格式如下圖: UART通信接口實(shí)現(xiàn)原理串口發(fā)送數(shù)據(jù)格式:1位起始位（‘0’），8位數(shù)據(jù)位，1位停止位（‘1’），空閑位（‘1’）。再判斷其后的停止位，如有錯(cuò)，則設(shè)置幀錯(cuò)誤信號(hào)framingerrorarxd為串行輸入信號(hào)，clkl6x可以根據(jù)實(shí)際的波特率由高頻時(shí)鐘信號(hào)分頻得到。應(yīng)用時(shí)可選雙端(Figure1)或單端(Figure2)兩種形式。應(yīng)用舉例:INST PRAM1 ram0 INIT_00 =0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF。input TX_ena。reg [3:0] Control。wire E_DATA_RDY。wire MODESEL。assign LED4=439。uartnewIuartnew(.RX(RX)，.senddata(SENDDATA)，.sendenable(TX_ena)，.dout(DOUT)，.dataready(DATAREADY)，.rxd(RXD)，.txd(TXD)，.stdclk(clk)，.rst(RX_reset)，.rst2(TX_reset)，.frame_counter(FRAME_COUNTER[11:0])，.RX_done(RX_done)，.test(CLKLXENABLE)，.total_frame(TOTALFRAME)，.clkl6x (CLK16X))。HEX2LED myHLA2(DISPLAY_COUNTER[7:4]，DisplayA2)。 d25_ 000_ 000。endelse beginif(LED_Flag===239。 b1011。 b 11。 b00。NET RX_reset LOC=p15。NET Display5 LOC=p113。用兩個(gè)按鍵分別作為接收和發(fā)送的清零。 DES加密核心的性能分析: 完成DES加密核心模塊的設(shè)計(jì)后，利用ModelSim對(duì)DES核心模塊進(jìn)行PostTranslate Simulate，得到仿真報(bào)告相關(guān)內(nèi)容如下:Selected Device:2s100epq2086Number of Slices: 557 out of 1200 46%Number of Slice Flip Flops: 582 out of 2400 24%Number of 4 input LUTs: 862 out of 2400 35%Number of GCLKs: 1 out of 4 25%Speed Grade:6Minimum period: (Maximum Frequency:76. 617MHz)Minimum input arr