【正文】 在端一端加密中，只是數(shù)據(jù)部分進行加密。因此，只要對傳輸?shù)男畔⑦M行DES加密就能保證信息傳遞的安全性。:用戶服務呼叫中心服務器是《通信總站用戶服務呼叫中心》系統(tǒng)的主要組成部分，起著橋梁的作用，其用戶通過PSTN與通信總站的業(yè)務系統(tǒng)及人工坐席相連，其具體功能如下: *電話接口處理(模擬或數(shù)字) *語音處理 *傳真處理 *人工坐席處理 *會議橋處理*遠程數(shù)據(jù)訪問處理*與主機通訊處理 *遠程通訊處理 人工座席是《通信總站用戶服務呼叫中心》系統(tǒng)的組成部分之一，功能是當本系統(tǒng)自動應答部分無法幫助用戶解決的問題時，系統(tǒng)將自動轉接人工坐席，同時工作人員的電腦屏幕上彈出此用戶全部資料，方便工作人員及時回答和解決用戶的有關問題，既解決了用戶的需要，又極大的縮短了與用戶的通話時間。 通信總站作為一個軍事單位，其通信信息當然要求是保密的，因此對信息傳遞的保密性要求很高。本章小結 本章首先對DES加密核心及整個系統(tǒng)進行了性能分析，然后分別通過ModelSim仿真和實際硬件進行了功能驗證，結果表明DES加密系統(tǒng)的加/解密功能是正確可靠的。采取了以下測試方案: 由PC通過串口向試驗板發(fā)送文件和密鑰，經(jīng)過加密后的密文通過串口傳回PC，與PC上的標準加密DES加密程序進行比對。4. 2功能驗證4. 2. 利用ModelSim工具對DES加密系統(tǒng)的Verilog代碼進行Behavior amp。本章小結本章先介紹了DES加密系統(tǒng)的整體設計方案，由三大模塊組成:DES加密核心，UART通信接口和BLOCKRAM存儲模塊。NET Control1 LOC=p121。NET Display0 LOC=p108。NET RX LOC=p3。 Control=439。 endelse if(LED_Flag==239。 LED Flag=239。 d00_ 005。/*******為七段碼顯示生成一個快時鐘********/ wire clk_ LED。 b0。assign MODESEL=139。//wire DES_reset_buf。wire rstn。wire [7:0] SENDDATA。output CLKLXENABLE。 B1ockRAH存儲模塊的頂層框圖通過上述分析，BlockRAM存儲模塊的頂層框圖如下: 圖310 B1ockRAM存儲模塊的頂層框圖3. 2. 4 DES加密系統(tǒng)整體設計結果3. 2. DES加密系統(tǒng)整體設計頂層框圖綜上所述，DES加密系統(tǒng)整體設計頂層框圖如下:圖3I l整體設計頂層框圖DES加密系統(tǒng)頂層設計模塊的源代碼:module top( clk, TX_ reset, RX_reset, RXD, TXD, RX, RX_done, TX_ena, DECRYPT, CLKLXENABLE,Display, Control)。bl), .RSTA(139。由于實際用的板子的晶振是50MHz的，所以調用了分頻子模塊counter，以得到9600Hz的16倍的clkl6x的時鐘。通常的做法是產(chǎn)生一個16倍(或32倍)于波特率的時鐘信號clkl6x，當 clkl6x的前后兩個脈沖沿檢測到串行輸入信號從高到低的跳變時，即表明一幀數(shù)據(jù)的開始，然后再經(jīng)過8個clkl6x周期，以該時刻點為基準，每隔16個。接收部分將收到的以幀為單位的串行輸入信號轉化為并行信號供取走。這樣，S盒成了速度的瓶頸，為此，采用ROM來實現(xiàn)。從前面的介紹可以看到，DES算法沒有大量的復雜數(shù)學計算(如乘、帶進位的加、模等)，在加/解密過程和密鑰生成過程中僅有邏輯運算和查表運算。考慮實驗平臺上硬件條件的限制，現(xiàn)成可用的通信接口只能選擇UART。這在大大減少硬件開銷的同時也在性能上作出了相應的犧牲。循環(huán)全部打開后，實現(xiàn)全部16個輪函數(shù)的硬件級聯(lián)，只要一個時鐘周期就可以完成一個數(shù)據(jù)塊的加密或解密。而UART通信接口則負責加密核心與外界通信鏈路之間的數(shù)據(jù)吞吐。Verilog HDL還具有內(nèi)置邏輯函數(shù)。l 借用高級語言的結構和語句，例如條件語句，賦值語句和循環(huán)語句等，在VerilogHDL中都可以使用，既簡化了電路的描述，又方便了設計人員的學習和使用。 隨著VerilogXL算法的成功，Verilog HDL語言得到迅速發(fā)展。但是，這些語言一般各自面向特定的設計領域和層次，而且眾多的語言使用戶無所適從。后仿真結合了布局布線的因素，可以精確的反映下載后芯片內(nèi)部的執(zhí)行情況，可以觀測邏輯變量的延遲情況，毛刺，冒險競爭等。 MXE可以用來做邏輯仿真(前仿真)，也可以做精確的布局布線后仿真(后仿真)。 *標準VGA接口，可顯示64種顏色。這種主芯片嵌入式結構，連同平臺設計中采用的其他耐用性措施，使得平臺具有靈活的使用方式，長期的使用壽命和低廉的維護費用。如果KEY的數(shù)據(jù)從1到64進行標號，那么C0就分別是KEY的57, 49, 41, ……，44和36位，同樣地，D0分別是KEY的63, 55, 47,……，12和4位。表23 E變換表每個單獨的選擇函數(shù)S1 ，S2... .， S8 ，將6位數(shù)據(jù)塊作為輸入，并且產(chǎn)生4位數(shù)據(jù)塊作為輸出，選擇函數(shù)S，根據(jù)下表進行運算。 為密鑰空間， 如圖1所示，DES算法是64位明文由一個初始序列變換(IP)開始，經(jīng)過16輪的加密運算，再通過初始序列變換的逆變換(IIP)得到所需的密文。整個系統(tǒng)由三大模塊組成:DES加密核心，UART通信接口模塊和BLOCKRAM存儲模塊。綜上所述，應用FPGA來設計和實現(xiàn)DES加密系統(tǒng)具有十分重要的現(xiàn)實意義和廣闊的應用前景。 早期的可編程邏輯器件只有可編程只讀存貯器（ROM）,紫外線可擦除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)。DES算法從1977年公布到現(xiàn)在已有將近30年的歷史，雖然有些人對它的加密強度持懷疑態(tài)度，但現(xiàn)在還沒有發(fā)現(xiàn)實用的破譯DES的方法。(密鑰通常表示為64的數(shù)，但每個第8位都用作奇偶校驗，可以忽略。 4: 探討了DES加密系統(tǒng)在軍事通信總站內(nèi)的應用。隨著微電子技術的發(fā)展，可編程邏輯器件由早期的只讀存貯器((PROM)發(fā)展到今天十分流行并廣泛應用的現(xiàn)場可編程門陣列FPGA 。DES (Data Encryption Standard)加密算法在成為加密標準到今天，經(jīng)歷了長期的考驗。整個系統(tǒng)包括DES加密核心模塊，UART通信接口模塊和BLOCKRAM存儲模塊。64位一組的明文從算法的一端輸入，64位的密文從另一端輸出。從技術角度講，網(wǎng)絡安全除了依賴安全的網(wǎng)絡通信協(xié)議及應用協(xié)議外，更多地取決于網(wǎng)絡設備如交換機、路由器、網(wǎng)橋等所提供的加/解密功能。隨著科學技術的發(fā)展，晶體管，小規(guī)模集成電路，中規(guī)模集成電路，大規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。他們可以實現(xiàn)較大規(guī)模的電路，編程也很靈活，而且有具有設計開發(fā)周期短，設計制造成本低，開發(fā)工具先進，標準產(chǎn)品無需測試，質量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)。 全文共分五章，各章內(nèi)容安排如下: 第一章介紹了DES加密系統(tǒng)的研究背景，現(xiàn)狀，意義及應用前景。第二章DES加密算法原理及系統(tǒng)開發(fā)環(huán)境 DES加密算法原理2. 1. 1 DES加密算法原理簡介 DES運算的明文(加密前數(shù)據(jù))和加密密鑰都是64位的，將原始數(shù)據(jù)經(jīng)過初始的置換，然后與子密鑰(由加密密鑰產(chǎn)生)經(jīng)過一系列迭代運算，最后再經(jīng)過逆置換，即可到密文(加密后數(shù)據(jù))。加密函數(shù)f的運算框圖如圖2所示[7]。第l行第13列的數(shù)是5,那么輸出就0101 選擇函數(shù)S1 ，S2... .， S8分別如下所示。PC2如下: 表29 PC2DES算法的原理和整個過程如上所述。*八個LED和四個七段數(shù)碼管，可用來顯示FPGA和單片機的輸出信息。 *恒定直流供電，分為5V, 3. 3V, o 實物圖如下: 圖24 EITS2003實驗開發(fā)板2. 2. 2軟件開發(fā)工具ISE WebPack WebPack，加上配合ISE使用的ModelSim Xilinx Edition(MXE)[11]。 2) Map一對不同的目標器件來計算和分配資源。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉換為要實現(xiàn)的具體電路布線結構[12]。Phil Moorby后來成為VerilogXL的主要設計者和Cadence公司的第一合伙人。在這個標準中，加入了 Verilog HDLA標準，使Verilog有了模擬設計描述的能力。開關級結構模型，例如pmos和nmos等也被內(nèi)置在語言中，用戶可以直接調用。在國內(nèi)，Verilog HDL的應用群體也在不斷擴大，越來越多的人使用該語言進行設計和仿真。也可以通過分時復用，重復調用一份輪函數(shù)的硬件拷貝，以時間換空間，從而得到硬件資源占用上的最小化。這樣，多塊數(shù)據(jù)實現(xiàn)了同時處理，使得加/解密速度可以提高近16倍，確實讓性能有了大幅度的提高，但是由于實驗平臺上搭載的Spartan IIE FPGA總資源為10萬門左右，一味地追求性能無疑是不切實際的。但是考慮到通用性的問題，由于通信鏈路速率的不同，通信接口與DES加密核心之間很難實現(xiàn)數(shù)據(jù)傳輸和加密的同步，因此需要在兩者之間設計相應的機制。本設計采用時鐘獨立的雙口RAM，實現(xiàn)UART與DES加密核心之間的數(shù)據(jù)緩沖。在VHDL或Verilog語言中，可以直接用CASE語句來實現(xiàn)。圖35單輪子密鑰生成在XC2S100e的實現(xiàn)3. 2. 1. 3 DES加密核心模塊的頂層框圈通過上述分析，DES加密核心模塊的頂層框圖如下: 圖36 DES加密核心模塊的頂層框圖3. 2. 2 UART通信接口模塊的實現(xiàn) RS 232的實現(xiàn)通常采用專用的UART(Universal Asynchronous Receiver and Transmitter)接口芯片或利用單片機本身所帶有的異步通信功能，但有些情況下也需要利用可編程芯片通過軟件的編制來實現(xiàn)UART的功能。異步串行通信的數(shù)據(jù)傳送格式如下圖: UART通信接口實現(xiàn)原理串口發(fā)送數(shù)據(jù)格式:1位起始位（‘0’），8位數(shù)據(jù)位，1位停止位（‘1’），空閑位（‘1’）。再判斷其后的停止位，如有錯，則設置幀錯誤信號framingerrorarxd為串行輸入信號，clkl6x可以根據(jù)實際的波特率由高頻時鐘信號分頻得到。應用時可選雙端(Figure1)或單端(Figure2)兩種形式。應用舉例:INST PRAM1 ram0 INIT_00 =0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF。input TX_ena。reg [3:0] Control。wire E_DATA_RDY。wire MODESEL。assign LED4=439。uartnewIuartnew(.RX(RX)，.senddata(SENDDATA)，.sendenable(TX_ena)，.dout(DOUT)，.dataready(DATAREADY)，.rxd(RXD)，.txd(TXD)，.stdclk(clk)，.rst(RX_reset)，.rst2(TX_reset)，.frame_counter(FRAME_COUNTER[11:0])，.RX_done(RX_done)，.test(CLKLXENABLE)，.total_frame(TOTALFRAME)，.clkl6x (CLK16X))。HEX2LED myHLA2(DISPLAY_COUNTER[7:4]，DisplayA2)。 d25_ 000_ 000。endelse beginif(LED_Flag===239。 b1011。 b 11。 b00。NET RX_reset LOC=p15。NET Display5 LOC=p113。用兩個按鍵分別作為接收和發(fā)送的清零。 DES加密核心的性能分析: 完成DES加密核心模塊的設計后，利用ModelSim對DES核心模塊進行PostTranslate Simulate，得到仿真報告相關內(nèi)容如下:Selected Device:2s100epq2086Number of Slices: 557 out of 1200 46%Number of Slice Flip Flops: 582 out of 2400 24%Number of 4 input LUTs: 862 out of 2400 35%Number of GCLKs: 1 out of 4 25%Speed Grade:6Minimum period: (Maximum Frequency:76. 617MHz)Minimum input arr