【正文】 , 16在本設(shè)計(jì)中的一個(gè)調(diào)用例子如下: RAMB4S8S8ram0(.DOA(do0), .DOB(data_out64[63:56]), .ADDRA(addr_a), .CLKA(clk_slow),.DIA(data_in8), .ENA(139。應(yīng)用時(shí)可選雙端(Figure1)或單端(Figure2)兩種形式。每一塊存儲(chǔ)區(qū)大小都為4K, SPARTAN II不同型號(hào)提供414塊(block)不等的存儲(chǔ)塊。3. 2. 2. 3 UART通信接口模塊頂層框圖通過上述分析，UART通信接口模塊的頂層框圖如下: 圖38 UART通信接口模塊的頂層框圖 B1ockRAM存儲(chǔ)模塊的實(shí)現(xiàn) B1ockRAM存儲(chǔ)器的原理對(duì)FPGA內(nèi)部的B1ockRAM區(qū): 存儲(chǔ)區(qū)大小及數(shù)據(jù)寬度可取以上幾種不同組合方式。發(fā)送數(shù)據(jù): 串口數(shù)據(jù)發(fā)送相對(duì)接收較為簡單，只需要依次發(fā)送起始位，數(shù)據(jù)位，停止位即可，注意波特率的計(jì)算[20]。再判斷其后的停止位，如有錯(cuò)，則設(shè)置幀錯(cuò)誤信號(hào)framingerrorarxd為串行輸入信號(hào)，clkl6x可以根據(jù)實(shí)際的波特率由高頻時(shí)鐘信號(hào)分頻得到。本設(shè)計(jì)中協(xié)議規(guī)定文件以一個(gè)十六進(jìn)制00數(shù)據(jù)作為結(jié)束，因此檢測到幀數(shù)據(jù)為00時(shí)將RX_ done信號(hào)置高，表明文件接收完畢。1k16x周期(即串行通信周期)，就將該時(shí)刻收到的串行數(shù)據(jù)移入移位寄存器rsr中，當(dāng)8位數(shù)據(jù)(假設(shè)數(shù)據(jù)長度為8位)均移入寄存器后，再將rsr的內(nèi)容移入二級(jí)緩沖rbr，設(shè)置數(shù)據(jù)準(zhǔn)備好信號(hào)dataready，去控制數(shù)據(jù)的并行輸出。對(duì)于異步接收器而言，同步的實(shí)現(xiàn)就是靠尋找起始位來作為一幀數(shù)據(jù)的開始。異步串行通信的數(shù)據(jù)傳送格式如下圖: UART通信接口實(shí)現(xiàn)原理串口發(fā)送數(shù)據(jù)格式:1位起始位（‘0’），8位數(shù)據(jù)位，1位停止位（‘1’），空閑位（‘1’）。異步串行通信關(guān)鍵要保證通信雙方收發(fā)同步。發(fā)送部分則完成信號(hào)的并一串轉(zhuǎn)換。3. 2. 異步串口包括接收和發(fā)送兩個(gè)部分。圖35單輪子密鑰生成在XC2S100e的實(shí)現(xiàn)3. 2. 1. 3 DES加密核心模塊的頂層框圈通過上述分析，DES加密核心模塊的頂層框圖如下: 圖36 DES加密核心模塊的頂層框圖3. 2. 2 UART通信接口模塊的實(shí)現(xiàn) RS 232的實(shí)現(xiàn)通常采用專用的UART(Universal Asynchronous Receiver and Transmitter)接口芯片或利用單片機(jī)本身所帶有的異步通信功能，但有些情況下也需要利用可編程芯片通過軟件的編制來實(shí)現(xiàn)UART的功能。 其中，3級(jí)流水線由移位寄存器(SR)和1個(gè)觸發(fā)器(FF)構(gòu)成，在SR中完成兩級(jí)流水線，在FF中實(shí)現(xiàn)第三級(jí)。XC2S100的LUT可以配置為16X 1位的ROM，把輸入的6位作為地址，對(duì)應(yīng)的地址空間里存放的就是輸出的4位，從而實(shí)現(xiàn)了64位的查找表LUT，所需時(shí)間只是FPGA中CLB的傳輸時(shí)間加上傳輸線上的延時(shí)，如圖8。在實(shí)現(xiàn)過程中通過分析工具也發(fā)現(xiàn)，依賴于編譯器的實(shí)現(xiàn)不但復(fù)雜，而且占用大量的空間。在VHDL或Verilog語言中，可以直接用CASE語句來實(shí)現(xiàn)。S盒性能的提高對(duì)于整個(gè)設(shè)計(jì)性能會(huì)有很大的改善，因此S盒是整個(gè)設(shè)計(jì)優(yōu)化的重點(diǎn)[17]。這些特點(diǎn)為采用FPGA進(jìn)行硬件實(shí)現(xiàn)提供了可能性和可行性。整個(gè)系統(tǒng)功能如下圖所示: 圖33系統(tǒng)功能簡圖 DES加密系統(tǒng)的實(shí)現(xiàn) 本設(shè)計(jì)采用試驗(yàn)開發(fā)板EITS2003上Xilinx公司SPARTANIIE結(jié)構(gòu)的XC2S100e作為算法載體，通過UART串口進(jìn)行實(shí)驗(yàn)板和PC的通信，將所需加(解)密的文件通過串口下載到FPGA的BLOCKRAM中，在FPGA中實(shí)現(xiàn)控制器和DES模塊以及密鑰的生成，通過控制器實(shí)現(xiàn)加、解密功能，最后將加(解)密完成的數(shù)據(jù)再次通過串口傳回PC，可以通過現(xiàn)成的DES算法程序檢驗(yàn)正確性。本設(shè)計(jì)采用時(shí)鐘獨(dú)立的雙口RAM，實(shí)現(xiàn)UART與DES加密核心之間的數(shù)據(jù)緩沖。因此，在本設(shè)計(jì)中，選取了UART作為通信接口[15]。由于UART傳輸?shù)牡退俾?，無疑成為了整個(gè)系統(tǒng)性能的瓶頸，使得加密性能的實(shí)際測試無法進(jìn)行。、獨(dú)立時(shí)鐘操作，采用雙口RAM實(shí)現(xiàn)FIFO緩沖為解決這一問題提供了切實(shí)可行的方案。但是考慮到通用性的問題，由于通信鏈路速率的不同，通信接口與DES加密核心之間很難實(shí)現(xiàn)數(shù)據(jù)傳輸和加密的同步，因此需要在兩者之間設(shè)計(jì)相應(yīng)的機(jī)制。最終采取的整體方案可以用下圖簡要表示:圖31 DES加密核心原理圖 通過設(shè)置輪計(jì)數(shù)器對(duì)所進(jìn)行的輪運(yùn)算進(jìn)行計(jì)數(shù)，控制DATAMUX和KEYMUX兩個(gè)數(shù)據(jù)選擇器選擇進(jìn)入輪函數(shù)運(yùn)算的是加密中間數(shù)據(jù)還是原始輸入數(shù)據(jù)，以達(dá)到復(fù)用輪函數(shù)的目的?；谛阅芎唾Y源占用的綜合考慮，采取了以資源優(yōu)先方案為基礎(chǔ)的實(shí)現(xiàn)形式，通過在輪函數(shù)內(nèi)部設(shè)置3級(jí)流水線，提高整體處理的速度性能。2 資源優(yōu)先方案:與性能優(yōu)先方案相反，資源優(yōu)先僅硬件實(shí)現(xiàn)一套密鑰變換輪函數(shù)和密鑰+數(shù)據(jù)運(yùn)算輪函數(shù)，通過反復(fù)16次調(diào)用這一硬件結(jié)構(gòu)來實(shí)現(xiàn)一次DES加密運(yùn)算。這樣，多塊數(shù)據(jù)實(shí)現(xiàn)了同時(shí)處理，使得加/解密速度可以提高近16倍，確實(shí)讓性能有了大幅度的提高，但是由于實(shí)驗(yàn)平臺(tái)上搭載的Spartan IIE FPGA總資源為10萬門左右，一味地追求性能無疑是不切實(shí)際的。在下一個(gè)時(shí)鐘周期，寄存器1中的結(jié)果經(jīng)過第二輪處理存入寄存器2中。通過多占很大的空間來換得速度上的大幅度提高，然后再在每輪的中間加上寄存器來實(shí)現(xiàn)流水線。1 性能優(yōu)先方案:采用循環(huán)全部打開和流水線結(jié)構(gòu)來設(shè)計(jì)。也可以通過分時(shí)復(fù)用，重復(fù)調(diào)用一份輪函數(shù)的硬件拷貝，以時(shí)間換空間，從而得到硬件資源占用上的最小化。2, UART與DES模塊之間的位寬轉(zhuǎn)換。由于外界通信鏈路的速率不盡相同，如何協(xié)調(diào)加密核心與通信接口之間的數(shù)據(jù)率也是一個(gè)值得考慮的問題。第三章DES加密系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) DES加密系統(tǒng)設(shè)計(jì)方案整個(gè)系統(tǒng)包括DES加密核心，UART通信接口和BLOCKRAM存儲(chǔ)模塊三大功能塊，DES加密核心即對(duì)DES算法的硬件實(shí)現(xiàn)，以在合理的資源占用下實(shí)現(xiàn)盡可能高的性能為目標(biāo)。在國內(nèi)，Verilog HDL的應(yīng)用群體也在不斷擴(kuò)大，越來越多的人使用該語言進(jìn)行設(shè)計(jì)和仿真。由于Verilog HDL巨大的優(yōu)越性，使得它廣泛流行，尤其是在ASIC設(shè)計(jì)領(lǐng)域，更是處于主流地位。 Verilog HDL語言最大的特點(diǎn)就是易學(xué)易用，通過學(xué)習(xí)和使用，可以在最短的時(shí)間內(nèi)掌握該語言。用戶定義的原語既可以是組合邏輯原語，也可以是 時(shí)序邏輯原語。開關(guān)級(jí)結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中，用戶可以直接調(diào)用。l Verilog HDL具有混合建模的能力，即在一個(gè)設(shè)計(jì)中各個(gè)模塊可以在不同設(shè)計(jì)層次 上建模和描述。l 能夠在多個(gè)層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述，從開關(guān)級(jí)，門級(jí)，寄存器級(jí)到功能 級(jí)和系統(tǒng)級(jí)，都可以描述。下面列出的是Verilog HDL硬件描述語言的一些主要特點(diǎn):l 能形式化地表示電路的結(jié)構(gòu)和行為。在這個(gè)標(biāo)準(zhǔn)中，加入了 Verilog HDLA標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計(jì)描述的能力?；赩erilog HDL的優(yōu)越性，IEEE于1995年制定了Verilog HDL的IEEE標(biāo)準(zhǔn)，即Verilog HDL 13641995。1989年，Cadence公司收購} GDA公司，Verilog HDL語言成為Cadence公司的私有財(cái)產(chǎn)。1986年，他對(duì)Verilog HDL的發(fā)展又作出了另一個(gè)巨大的貢獻(xiàn):提出了用于快速門級(jí)仿真的XL算法。Phil Moorby后來成為VerilogXL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。 ，可以用于從算法級(jí)，門級(jí)到開關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)設(shè)計(jì)。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)[12]。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。 6:使用WebPack集成的IMPACT工具進(jìn)行下載芯片。 5:在布局布線后，也可以使用與功能仿真相同的TestBench來對(duì)設(shè)計(jì)進(jìn)行仿真，這稱為后仿真。 2) Map一對(duì)不同的目標(biāo)器件來計(jì)算和分配資源。 2:使用MXE進(jìn)行功能仿真，仿真時(shí)可以自己單步控制邏輯量的變化，也可以用語言寫一個(gè)TestBench來進(jìn)行仿真，還可以使用WebPack中提供的TestBench生成工具HDLBencher來用圖形化的界面生成一個(gè)TestBencho 3:使用Xilinx ISE WebPack中集成的XST綜合工具進(jìn)行邏輯綜合。配合MXE的仿真，ISE WebPack提供T基于GUI的TestBench生成工具，方便直觀的生成用戶想要的測試模塊。在仿真方面，Mentor公司的Model Technology為Xilinx ISE專門定制T一個(gè)Xilinx版本的ModelSim，稱為ModelSim Xilinx Edition(MXE)。 *恒定直流供電，分為5V, 3. 3V, o 實(shí)物圖如下: 圖24 EITS2003實(shí)驗(yàn)開發(fā)板2. 2. 2軟件開發(fā)工具ISE WebPack WebPack，加上配合ISE使用的ModelSim Xilinx Edition(MXE)[11]。 *板載Atmel S系列的AT89S52單片機(jī)，可減輕FPGA編程負(fù)擔(dān)，也可獨(dú)立進(jìn)行單片機(jī)實(shí)驗(yàn)，AT89S52不需要編程器，在線可編程。 *集成Xilinx PBI型并口下載接口，允許PC機(jī)下載配置文件。 *標(biāo)準(zhǔn)PS/2接口，用來外聯(lián)鍵盤或鼠標(biāo)，擴(kuò)展輸入設(shè)備。*八個(gè)LED和四個(gè)七段數(shù)碼管，可用來顯示FPGA和單片機(jī)的輸出信息。EITS2003的性能與特點(diǎn):*可編程邏輯器件Xilinx SpartanIIE系列FPGAXC2S100E,PQ208封裝，10萬門，其他兼容可選的FPGA規(guī)模從5萬門到30萬門不等。EITS2003實(shí)驗(yàn)平臺(tái)在FPGA周圍提供了豐富的資源:有串口，PS/2接口，VGA接口，LED和七段數(shù)碼顯示管，撥碼開關(guān)和按鈕，AT89S52單片機(jī)，SRAM, 12C, A/D, D/A轉(zhuǎn)換，揚(yáng)聲器，電源，時(shí)鐘晶振等[10]。 平臺(tái)在設(shè)計(jì)中兼顧了試驗(yàn)與科研開發(fā)的需要，在提供了大量可用IO同時(shí)，采用核心芯片“嵌入式”的架構(gòu)，使得可以在SpartanIIE多種型號(hào)間自由選擇所需的目標(biāo)芯片。PC2如下: 表29 PC2DES算法的原理和整個(gè)過程如上所述。表28左移表 比如，C3和D3分別由C2和D2通過左移兩位得到，C16和D16分別由C15和Dl5左移位得到。表27 PC1C0和D0定義后，再接著定義Cn和Dn如何從Cn1:和Dn1得到，n=1,2, ……,16。這48位數(shù)據(jù)又被分成兩個(gè)部分，第1部分為C0，第2部分為D0。第l行第13列的數(shù)是5,那么輸出就0101 選擇函數(shù)S1 ，S2... .， S8分別如下所示。在上表中查詢第i行，第j列的那個(gè)數(shù)。表24選擇函數(shù)S1 假設(shè)S1是如上表定義的選擇函數(shù)，B是輸入的6位數(shù)據(jù)塊，那么S1（B）定義如下:B的第1和6位構(gòu)成0~3的一個(gè)數(shù)，設(shè)它為i。E(R)的前三位在R中的位置分別是32, 1和2，而E(R)中的最后兩位則分別是R中是第32和1位。加密函數(shù)f的運(yùn)算框圖如圖2所示[7]。2. 1. 2初始序列變換IP如表1所示:表21 IP IP運(yùn)算可以描述為將原數(shù)據(jù)序列中第58位作為新序列中的第1位，原序列中的第50位作為新序列中的第2位，其他位也都同樣地進(jìn)行序列變換，最后一位數(shù)據(jù)是原序列的第7位[6]。在每一輪中，數(shù)列塊的右邊32位數(shù)據(jù)和密鑰(KEY)一起傳送給函數(shù)f，函數(shù)f運(yùn)算的結(jié)果再和數(shù)列塊左邊32位數(shù)據(jù)進(jìn)行異或操作。分組密碼是將明文消息編碼表示后的數(shù)字序列X1，X2，…=（），各組（長為m的矢量）分別在密鑰=（）的控制下變換成等長度的輸出數(shù)字序列（）（長為n的矢量），其加密函數(shù)，是維矢量空間。第二章DES加密算法原理及系統(tǒng)開發(fā)環(huán)境 DES加密算法原理2. 1. 1 DES加密算法原理簡介 DES運(yùn)算的明文(加密前數(shù)據(jù))和加密密鑰都是64位的，將原始數(shù)據(jù)經(jīng)過初始的置換，然后與子密鑰(由加密密鑰產(chǎn)生)經(jīng)過一系列迭代運(yùn)算，最后再經(jīng)過逆置換，即可到密文(加密后數(shù)據(jù))。本章小結(jié)本章首先介紹了DES的基本概念及特點(diǎn)，然后講述了DES加密系統(tǒng)的研究背景，現(xiàn)狀，意義及應(yīng)用前景。 第四章對(duì)系統(tǒng)進(jìn)行了性能分析并對(duì)系統(tǒng)進(jìn)行了功能驗(yàn)證。 第三章介紹了DES加密系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。 全文共分五章，各章內(nèi)容安排如下: 第一章介紹了DES加密系統(tǒng)的研究背景，現(xiàn)狀，意義及應(yīng)用前景。 2: 以EITS2003開發(fā)板為硬件開發(fā)平臺(tái)，ISEwebpack為開發(fā)軟件，用Verilog硬件描述語言