【正文】 數(shù)據(jù)輸出端口。 12 3 用 VHDL 語言設(shè)計 HDB3 編碼器 程序輸入輸出口定義 HDB3 編碼模塊輸入輸出端口定義： 輸入口： DIN HDB3 編碼模塊數(shù)據(jù)輸入端口。 HDB3 碼的編碼規(guī)則 HDB3 碼的編碼規(guī)則： 將消息代碼變換成 AMI 碼； 檢查 AMI 碼中的連 0 情況，當無 4 個以上的連 0 傳時，則保持 AMI 的形式不變；若出現(xiàn)4 個或 4 個以上連 0 時，則將 1 后的第 4 個 0 變?yōu)?與前一非 0 符號（ +1 或 1）同極性的符號，用 V 表示（ +1 記為 +V， 1 記為 V 檢查相鄰 V 符號間的非 0 符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當前的 V 符號的前一非 0 符號后的第 1 個 0 變?yōu)?+B 或 B 符號，且 B 的極性與前一非 0 符號的極性相反，并使后面的非 0 符號從 V 符號開始再交替變化。工程上，一般將 AMI 或 HDB3 碼數(shù)字信號進行整流處理，得到占空比為 的單極性歸零碼（ RZ|τ＝ ）。在通信的終端需將他們譯碼為 NRZ 碼才能送給數(shù)字終端機 或數(shù) /模轉(zhuǎn)換電路。 NRZ， AMI， HDB3 碼之間的對應(yīng)關(guān)系 假設(shè)信息碼為 0000 0110 0001 0000，對應(yīng)的 NRZ 碼、 AMI 碼， HDB3 碼如圖 21 所示。 HDB3 碼 這種碼型在數(shù)字通信中用得很多， HDB3 碼是 AMI 碼的改進型，稱 為三階高密度雙極性碼。 編碼電路簡單，便于觀察誤碼狀況。 舉例如下。 AMI 碼 AMI 碼稱為傳號交替反轉(zhuǎn)碼。 作為傳輸用的基帶信號歸納起來有如下要求： 1 希望將原始信息符號編制成適合與傳輸用的碼型； 2 對所選碼型的電波形，希望它適宜在信道中傳輸。于是，出現(xiàn)了各種各樣常用碼型。在數(shù)字通信中，有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對基帶信號進行直接 傳輸。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到 數(shù)字系統(tǒng)設(shè)計 者的歡迎。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、 嵌入式軟件開發(fā) 、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)計速度。 Quartus II 可以在XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本 完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。 7． 時序仿真與驗證 時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設(shè)計網(wǎng)表中來檢測有無 時序違規(guī)（即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等）現(xiàn)象。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。布線根據(jù)布局的拓撲結(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。 6． 實現(xiàn)與布局布線 實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上，布局布線是其中最重要的過程。目前的綜合工具較為成熟，對于一般的設(shè)計可以省 略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計意圖不符，則需要回溯到綜合后仿真來確認問題之所在。在仿真時，把綜合生成的標準延時文件 7 反標注到綜合仿真模型中去，可估計門延時帶來的影響。常用的綜合工具有 Synplicity 公司的 Synplify/Synplify Pro 軟件以及各個 FPGA 廠家自己推出的綜合開發(fā)工具。為了能轉(zhuǎn)換成標準的門級結(jié)構(gòu)網(wǎng)表， HDL 程序的編寫必須符合特定綜合器所要 求的風格。就目前的層次來看，綜合優(yōu)化（ Synthesis）是指將設(shè)計輸入編譯成由與門、或門、非門、 RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。 4． 綜合 所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。常用的工具有 Model Tech 公司的 ModelSim、 Sysnopsys 公司的 VCS 和Cadence 公司的 NCVerilog 以及 NCVHDL 等軟件。仿真前，要先利用波形編輯器和 HDL等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察各個節(jié)點信號的變化。這兩種語言都是美國電氣與電子工程師協(xié)會（ IEEE）的標準，其共同的突出特點有：語言與芯片工藝無關(guān)，利于自頂向下設(shè)計，便于模塊的劃分與移植，可移植性好，具有很強的邏輯描述和仿真功能，而且輸入效率很高。普通 HDL 有 ABEL、 CUR 等，支持邏輯方程、真值表和狀態(tài)機等表達方式，主要用于簡單的小型設(shè)計。更主要的缺點是可移植性差，當芯片升級后，所有的原理圖都需要作一定的改動。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫中調(diào)出來，畫出原理圖。 2． 設(shè)計輸入 設(shè)計輸入是將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA 工具的過程。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標和復雜度，對工作速度和芯片本身的各種資源、成本等方面進行權(quán)衡，選擇合理的設(shè)計方案和合適的器件類型。FPGA 的開發(fā)流程一般如圖 1所示，包括電路設(shè)計、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)、布線后仿真等主要步驟。這些模塊電路可以采用 VHDL 語言進行描述且存放于庫中，便于在以后設(shè)計中復用。一個大規(guī)模的數(shù)字系統(tǒng)設(shè)計不可能從門級電路開始逐步進行設(shè)計，而是一些模塊電路的有機疊加。由此可見，修改電路和修改工藝相互之間不會產(chǎn)生影響。 采用 VHDL 語言設(shè)計硬件電路時，當門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝。 VHDL 語言具有支持多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的行為功能（數(shù)學模型）直到門級電路逐層進行描述。在主要的系統(tǒng)結(jié)構(gòu)，組件及相互間的連接方式?jīng)Q定以后，就能將工作分包下去，各自獨立進行，例如使用主程序外的組件，函數(shù)以及程序內(nèi)的塊程序。其特有的層次性 —— 由上而下的結(jié)構(gòu) VHDL 語言可描述一個數(shù)字電路的輸入，輸出以及相互之間的行為和功能。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點 。 VHDL 4 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 1993 年， IEEE 對 VHDL 進行了修正，從更高的抽象層次和系統(tǒng)描述能力擴展 VHDL 的內(nèi)容。自 IEEE 發(fā)布了HDL 標準版本后，各 EDA 公司相繼推出了自己的 VHDL 實 際環(huán)境，或宣布自己的程序可以和VHDL 接口。 VHDL 語言介紹 VHDL 的全名是 veryhighspeed integrated circuit hardware description language，誕生與1982 年。 而且如 Xilinx CoolRunner?系列 CPLD 器件需要的功耗極低 . PLD 的編程語言 . 有關(guān)之前所談到的 “PAL”，若要以手工的方式來產(chǎn)生 JEDEC 檔實是過于復 雜，所以多半改用電腦程序（也稱：計算機程序）來產(chǎn)生，這種程序（程序）稱為 “邏輯編譯器， logic piler”，它與程序開發(fā)撰寫時所用的軟件編譯器相類似，而要編譯之前的原始代碼（也稱： 源代碼 ）也得用特定的編程語言（也稱：程序語言、編程語言）來撰寫，此稱之為 hardware description language（硬件描述語言），簡稱： HDL。 與此相比， CPLD 提供的邏輯資源少得多 ， 最高約 1 萬門。 這些先進的器件還提供諸如內(nèi)建的硬連線處理器（如 IBM Power PC）、 大容量存儲器 、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（ devicetodevice）信號技 術(shù)。 在這兩類可編程邏輯器件中， FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能。一旦設(shè)計完成，客戶可立即投入生產(chǎn)，只需要利用最終軟件設(shè)計文件簡單地編程所需要數(shù)量的 PLD 就可以了。采用 PLD 的另一個關(guān)鍵優(yōu)點是在設(shè)計階段中客戶可根據(jù)需要修改電路，直到對設(shè)計工作感到滿意為止。 原型中使用的 PLD 器件與正式生產(chǎn)最終設(shè)備（如 網(wǎng)絡(luò)路由器 、 DSL 調(diào)制解調(diào)器、 DVD播放器、或 汽車導航系統(tǒng) ）時所使用的 PLD 完全相同。對于可編程邏輯器件，設(shè)計人員可利用價格低廉的軟件工具快速開發(fā)、仿真和測試其設(shè)計。 NRE 表示在固定邏輯器件最終從芯片 制造廠 制造出來以前客戶需要投入的所有成本，這些成本包括工程資源、昂貴的 軟件 設(shè)計工具、用來制造芯片不同金屬層的昂貴光刻掩模組，以及初始原型器件的生產(chǎn)成本。 而且，如果器件工作不合適，或者如 果應(yīng)用要求發(fā)生了變化，那么就必須開發(fā)全新的設(shè)計。 另一方面，可編程邏輯器件（ PLD）是能夠為客戶提供范圍廣泛的多種邏輯能力、特性、速度和電壓特性的標準成品部件 ,而且此類器件可在任何時間改變，從而完成許多種不同的功能。 固定邏輯與可編程邏輯 邏輯器件可分類兩大類 固定邏輯器件和可編程邏輯器件。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 FPGA 和 CPLD 器件。 這兩種器件兼容了 PLD 和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程 2 也很靈活。為了彌補這一缺陷， 20 世紀 80 年代中期。它采用了 EEPROM 工藝，實現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計具有很強的靈活性，至今仍有許多人使用。 PLA 器件既有現(xiàn)場可編程的，也有掩膜可編程的。 PAL 器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術(shù)、 EPROM技術(shù)和 EEPROM 技術(shù)。這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。其后，出現(xiàn)了一類結(jié)構(gòu)上稍復雜的可編程芯片，即可編程邏輯器件 (PLD)，它能夠完成各種數(shù)字邏輯 功能。 PLD 的發(fā)展歷程 早期的可編程邏輯器件只有可編程只讀存貯器 (PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器 (E