【正文】 時鐘使用。 補 B 的操作要讀入 4 連 0 才能判決是否該執(zhí)行，這是以現(xiàn)在事件狀態(tài)去改變過去事件的狀態(tài)的問題。 圖 32 AMI 編碼及插 V 的程序設(shè)計流程圖 14 補 B 在加入破壞符 V 后，為了不破壞 “ 極性交替規(guī)律 ”，須補上 B，使任意兩個 V 之間的脈沖數(shù)為奇數(shù)。程序設(shè)計流程圖如圖 32 所示。 flag1=1 表示前一 非 V 脈沖的極 性為正， flag1=0 則為負。 表 33 CC4052 功能表 輸入 導(dǎo)通通道 INH A1 A0 L L L I0/O0O/I L L H I1/O1O/I L H L I2/O2O/I L H H I3/O3O/I H X X 無 把得到兩個輸出的分別接到 A1， A0 作地址控制端，便可使其輸出相應(yīng)電平。 表 32 HDB3 的碼元重新編碼 HDB3 碼元 自定單極性標 識 +1 01 0 00 1 11 因此在 最后 ， 須 加 接外部電路，把單極性轉(zhuǎn)換為雙極性輸出。將 HDB 碼的‘ +1’，‘ 0’，‘ 1’用數(shù)字信號 1,0 重新編碼，用 01 編碼‘ +1’，用 00 編碼‘ 0’，用 11 編碼‘ 1’ 。 表 31 取代節(jié)極性判決 前一破壞點的極性 ＋ － ＋ － 4 連 0 碼前一脈沖的極性 ＋ － － ＋ 取代節(jié) － 00－ ＋ 00＋ 000－ 000＋ B00V 000V 設(shè)計建模 由于 HDB3 碼是雙極性的，而 CPLD/FPGA 只能進行單極性處理。 整體思路原理如圖 31 所示。若 須 要加 B，則進行加 B 的操作，同時判斷 B的極性。 取代節(jié) 選取 當檢出 4 連 ‘ 0’ 時，除了加 V 外，還 須 要考慮用 B 取代第一 個 ‘ 0’ ，還是保持第一個 ‘ 0’ 不變地輸出。該模塊檢出 4 連 ‘ 0’ 時，產(chǎn)生 一個加 V 信號，把 V 取代最后一個 ‘ 0’ ，同時根據(jù)前一個 V 的極性判斷當次 V 的極性。 HDB3 編碼器的設(shè)計思 路 4 連‘ 0’的檢 出加 V 及判 ‘ 1’ 極性 當輸入遇到 4 連 ‘ 0’ 時，按編碼規(guī)則，須以 000V 或 B00V 取代。由于需要檢查到四位連 ?0?才能進行加 V 補 B的操作，用于存放數(shù)據(jù)的移位寄存器就不能少。 [9]因此， HDB3 編碼器的主要轉(zhuǎn)換對象就是 NRZ 碼。 HDB3 碼的平均誤增殖系數(shù)在 之間，有時高逹 2，這取決于譯碼方案。 表 21 HDB3 譯碼舉例 HDB3 +1 0 1 0 +1 1 0 0 0 1 +1 0 0 +1 1 0 +1 破壞符V,B V +B +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 HDB3碼的檢錯 能力 HDB3 碼具有檢錯能力，當傳輸過程中出現(xiàn)單個誤碼時，破環(huán)點序列的極性交替規(guī)律將受到破壞，因而可以在使用過程中監(jiān)測傳輸質(zhì)量。從其編碼原理可知，每一個破壞符號 V 總是與前一非 0 符號同極性 [8]，因此，從收到的 HDB3 碼序列中，容易識別 V 符號，同時也肯定 V 符號及其前面的 3 個符號必是連 0 符號，于是可恢復(fù)成 4 個連 0 碼，然后再將所有的 1 變成 +1 后便得到原消息代碼。 例如 ，如表 21 所示 的例子。 HDB3 碼的編碼規(guī)則： 第一步：將消息代碼變換成 AMI 碼； 第二步：檢查 AMI 碼中的連 0 情況，當 4 個或 4 個以上的連 0 串時，則保持 AMI 的形式不變；若出現(xiàn) 4 個或 4 個以上連 0 串時，則將 1 后的第 4 個 0 變?yōu)榕c前一非 0 符號（ +1 或 1）同極性的符號，用 V 表示（ +1 記為 +V， 1 記為 V）。 [7] HDB3碼的編碼 規(guī)則 HDB3 碼是 AMI 碼的改進型。這種碼型不存在直流分量，且高頻分量較 NRZ 要少。即信號 1 有脈沖，信號 0 無脈沖，占空比 100% 。 9 第二章 HDB3 碼的編譯 規(guī)則 主要的基帶傳輸碼型 要了解 HDB3 碼的編碼規(guī)則，必須了解 NRZ碼以及 AMI 碼。通常，裝配 (或布局布線 ) 后的仿真有時候被稱為后仿真。 5) 裝配 (或布局布線 )后的仿真 與 VHDL 程序仿真不同，裝配 (或布局布線 ) 后的仿真不僅要對設(shè)計描述的邏輯功能進行驗證，而且還要對設(shè)計描述的時序功能進行驗證。 對設(shè)計描述進行完綜合和優(yōu)化操作后， EDA 工具需要將綜合和優(yōu)化的邏輯結(jié)果分配到一個邏輯器件中。幾乎所有高級 VHDL 綜合工具都可以使用約束條件對設(shè)計進優(yōu)化。通常，綜合的結(jié)果是一個網(wǎng)表或者是一組邏輯方程。因此，設(shè)計人員常常在完成編碼后采用仿真器對 VHDL設(shè)計描述進行仿真 (有時稱作前仿真 )，這樣可以提早發(fā)現(xiàn)設(shè)計錯誤， 節(jié)省時間，縮短開發(fā)周期。 3) VHDL 程序仿真 在設(shè)計流程中，綜合、優(yōu)化和裝配 (或者布局布線 )等后續(xù)操作往往需要花費大量的時間。模塊劃分的好壞將會直接影響到最 7 終的電路設(shè)計，因此設(shè)計人員在這一步應(yīng)該花費一定的時間，從而保證模塊劃分的最優(yōu)化。通常情況下，設(shè)計中采用的設(shè)計方式包括直接設(shè)計，自頂向下設(shè)計和自底向上設(shè)計，一般采用自頂向下的設(shè)計方法。 2) 采用 VHDL 進行設(shè)計描述 采用 VHDL 進行設(shè)計描述主要包括設(shè)計規(guī)劃和程序編寫兩個步驟。一般來講， VHDL 的設(shè)計流程主要包括以下幾個步驟： 1) 設(shè)計規(guī)范的定義 采用 VHDL 進行設(shè)計描述之前，設(shè)計人員首先要對電子系統(tǒng)的設(shè)計目的和設(shè)計要求有一個明確、清晰的認識，然后形成 整 體設(shè)計規(guī)范的定義，這一步驟對以后的設(shè)計來說是非常重要的。 對于一些較大的通用性硬件電路，目前已經(jīng)有專門的 IP 核出售，因此，能實現(xiàn)設(shè)計資源的有償使用，可大大縮短設(shè)計周期，加快設(shè)計產(chǎn)品的上市速度。當一個設(shè)計描述完成以后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 2）可讀性好、易于修改 在硬件電路設(shè)計過程中，主 要的設(shè)計文件是用 VHDL 編寫的源代碼，因為VHDL 易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計。 即可以支持預(yù)定義的數(shù)據(jù)類型，也可以自己定義數(shù)據(jù)類型。主要優(yōu)點如下： 1）覆蓋面廣，有強大的系統(tǒng)硬件描述能力 ? VHDL 可以覆蓋行為描述、 RTL (寄存器傳輸 )級描述、門描述、電路描述和物理參數(shù)描述（包括延時、功耗、頻率、幾何尺寸等）。如今，大多數(shù)的 EDA 工具都采用VHDL 來作為主要的硬 件描述語言。 縱觀 VHDL 的發(fā)展過程， VHDL 不但適應(yīng)了當今 EDA 技術(shù)的發(fā)展，反過來它還變革性地促進了 EDA 技術(shù)的進步。 1995 年，我國國家技術(shù)監(jiān)督局制定的《 CAD 通用技術(shù)規(guī)范》推薦 VHDL 作為我國電子設(shè)計自動化硬件描述語言的國家標準。 1993 年，經(jīng)過幾年的修訂 和擴展，IEEE 公布了 VHDL 的新版本 IEEE1164。 1987 件 12 月， IEEE 公布了 VHDL 的第 1 個工業(yè)標準版本并宣布實施，其版本為 IEEE1076。 1983 年， IBM、 TI 和 Intermetrics 公司共同組成開發(fā)小組，開發(fā)小組的工作任務(wù)就是提出語言版本和軟件開發(fā)環(huán)境。 1986 年，工作小組在美國國防部組織上正式成立，不久提出了一種新的硬件描述語言 VHDL (VHSIC Hardware Description Language，甚高速集成電路硬件描述語言 )。導(dǎo)致各公司的很多產(chǎn)品不能兼容，同 時由于設(shè)計語言的不同也導(dǎo)致了開發(fā)成果不能重復(fù)利用，從而造成了各個公司之間信息交換和產(chǎn)品維護的困難。 VHDL 硬件描述語言 VHDL 簡介 [5] 20 世紀 70 年代末，美國國防部電子系統(tǒng)項目擁有很多的承包公司。 在現(xiàn)代電子設(shè)計技術(shù)領(lǐng)域中， EDA 技術(shù)已成為主要的設(shè)計手段。 EDA（ Electronic Design Automation）即電子設(shè)計自動化，它的定義是指利用計算機來完成電子系統(tǒng)的設(shè)計。這不僅大大節(jié)省了設(shè)計和制造時間，而且對設(shè)計者，無須考慮集成電路制造工藝，現(xiàn)已 成為系統(tǒng)級產(chǎn)品設(shè)計的一項新的技術(shù)。現(xiàn)代計算機技術(shù)和微電子技術(shù)進一步發(fā)展和結(jié)合使得集成電路的設(shè)計出現(xiàn)了兩個分支。 （ 6） FPGA 的邏輯單元陣列可以將 設(shè)計功能進行更細的劃分，可充分地利用單元內(nèi)的各種資源，但同時也加大了邏輯優(yōu)化和時序分析地難度。 （ 4）在 CPLD 器件內(nèi)可以通過邏輯陣列將大型函數(shù)在一級邏輯中實現(xiàn)，具有較高的系統(tǒng)運行速度，并且其易于確定的時序參數(shù)也有助于邏輯分析工作，但是它的寄存器資源相對 FPGA 較少。 FPGA 適合于設(shè)計復(fù)雜的時 序邏輯。 特點 [4] 與 CPLD 相比 ， FPGA 有以下特點： （ 1） FPGA 的邏輯單元從功能上而言，比 CPLD 的組合乘積項及宏單元要簡單得多，但是它可由邏輯單元的級聯(lián)來創(chuàng)建很大的函數(shù)功能。配置數(shù)據(jù)可存儲于片外的 EPROM 或其他存儲體上。 3 圖 11 FPGA 器件 的基本結(jié)構(gòu) FPGA 器件的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，工作時，配置數(shù)據(jù)存放于片內(nèi)的 SRAM 或熔絲圖上。 IOB 作為芯片上邏輯與外部封裝引腳的接口，通常圍繞著陣列于芯片的四周。 CLB 是實現(xiàn)邏輯設(shè)計的基本單元，它們排列為陣列，散布于整個芯片。由于芯片數(shù)目的減少，印制皮面積縮小，可使系統(tǒng)規(guī)模全面縮減，從而降低成本，還可大大提高系統(tǒng)的可靠性。在這二十年的發(fā)展過程中， FPGA 的硬件體系結(jié)構(gòu)和軟件開發(fā)工具都在不斷的完善，日趨成熟。 2 FPGA 的簡介 概述 FPGA ( Field Programmable Gate Array, 現(xiàn)場可編程門陣列 )，是一種可由用戶根據(jù)設(shè)計的數(shù)字 系 統(tǒng)要求，在現(xiàn)場由用戶配置、定義的高密度專用數(shù)字集成電路。當然，對傳輸碼型的選擇還需要編碼和 譯 碼設(shè)備盡量簡單等要求，但以上的幾點是最主要的考慮因素。 在 一般傳輸系統(tǒng)中，為了節(jié) 省頻帶 從 而 不傳輸 定時信息 ，必須在接 收 端從相應(yīng)的基帶信號中加以提取。 對于以上信道 ， 要求所 使 用 傳輸碼型的頻譜不含直流分量，并且低頻分量和高頻分量 都很少 。 [1] 實際上，在數(shù)字設(shè)備內(nèi)部用導(dǎo)線連接起來的各器件之間就是用一些最簡單的數(shù)字基帶信號來傳送定時和 信息的。由于未經(jīng)調(diào)制的電脈沖信號所占據(jù)的頻帶通常從直流和低頻開始，因而稱為數(shù)字基帶信號。一般使用限的離散的波形來表示數(shù)字信息。 最后， 對 HDB3 碼的編譯碼原理進行 重點 分析 ，并且 以 VHDL 語言 為主， 分別對編碼器部分和 譯 碼器部分的 具體 實現(xiàn)方法進行 說明 ， 給出具體設(shè)計的思考方案和程序流程圖，并對設(shè)計方案進行軟件仿真，同時給出仿真結(jié)果 并對其進行分析 ， 證明 設(shè)計方案的正確性。接著闡述 EDA技術(shù)中常用的 VHDL 語言的發(fā)展與優(yōu)點，并以 VHDL 為核心， 扼要 說明硬件電路設(shè)計的方法步驟。 利用 EDA 技術(shù) ，可對其 實現(xiàn)硬件設(shè)計軟件化，加速了數(shù)字系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。 本 科 生 畢 業(yè) 論 文 題 目： 基于 FPGA 的 HDB3 編譯碼器設(shè)計 院 系： 信息科學(xué)與技術(shù)學(xué)院 專 業(yè)： 電子信息科學(xué)與技術(shù) 學(xué)生姓名： 許興旺 學(xué) 號： 04372020 指導(dǎo)教師： 陳云洽 副教授 （職 稱） 二〇〇 八 年 四 月 i 摘 要 HDB3 碼是基帶傳輸碼型之一，其具有無直流 分量 、 低頻分量少 、連 0 數(shù)不超過3 個等特點，有利于信號的恢復(fù)和檢驗，因而被廣泛得到應(yīng)用。 FPGA 具有成本低、可靠性高、開發(fā)周期短、可重復(fù)編程等特點 。 本文 先對 HDB3 碼， FPGA 器件和 EDA 技術(shù)的發(fā)展背景進行簡述。然后介紹 HDB3 碼的編