課程設(shè)計(jì)論文-基于vhdl的hdb3編譯碼器的設(shè)計(jì)-文庫吧資料
2024-11-15 20:32本頁面
【正文】 entity hdb is port(reset,clk:in std_logic。 use 。 end。 end if。 1 碼 counter=0。 沒連 4個(gè) 0 end if。 counter=0。 then counter=counter+1。event) then if datain=39。139。dout=00。039。 architecture rtl of hdb3a is signal counter:integer range 0 to 3。 dout: out std_logic_vector(1 downto 0))。 2020； （ 3）全國大學(xué)生電子設(shè)計(jì)組委會著《電子系統(tǒng)設(shè)計(jì)實(shí)踐》 2020； （ 4）林明權(quán)著《 VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例》 . 電子工業(yè)出版社 （ 5）馮濤著《可編程邏輯器件開發(fā)技術(shù) MAX＋ plusⅡ入門與提高》 人民郵電出版社 （ 6）王毓銀著《數(shù)字電路邏輯設(shè)計(jì)》 高等教育出版社 （ 7）趙俊超著《集成電路設(shè)計(jì) VHDL語言教程》 北京希望出版社 調(diào)試達(dá)到要求、完成設(shè)計(jì) 學(xué)習(xí) VHDL 語言設(shè)計(jì) 分析 HDB3 碼編 /解碼器功能 確定設(shè)計(jì)方案 應(yīng)用 VHDL 進(jìn)行編程 對系統(tǒng)仿真測試、選擇合適芯片并定義管腳 仿真不通過 系統(tǒng)功能的硬件測試 附錄 1：基于 VHDL 語言的 HDB3 碼編 /譯碼器設(shè)計(jì)程序 插 V模塊 use 。 總結(jié)一下實(shí)際操作的設(shè)計(jì)過程，可得到如下設(shè)計(jì)流程圖： 參考文獻(xiàn) （ 1）鄧勇、周擇、鄧斌著《數(shù)字電路設(shè)計(jì)完全手冊》 .國防工業(yè)出版社?？?V扣 B模塊框圖如圖 44。不管是否有 B 脈沖，在此模塊中，一并清零，因而無需另設(shè)扣 B電路。本模塊的建模方法是，用 V碼檢測模塊所檢測出的 V 碼信號，去控制一個(gè)移位寄存器，若未碰到 V脈沖，則整流輸出合成信號在時(shí)鐘的節(jié)拍下，順利通過移位寄存器，當(dāng)碰到有 V脈沖時(shí)，該 V脈沖將使移位寄存器清零。 正整流 負(fù)整流 +V 碼檢測 V 碼檢測 相加器 相加器 扣 V扣 B 時(shí)鐘提取 2） 扣 V 扣 B模塊建模 扣 V 扣 B 模塊有三個(gè)輸入信號，即時(shí)鐘信號、 V 碼信號和來自正、負(fù)整流輸出的和路信號?？?V扣 B電路在 V脈沖和同步時(shí)鐘的控制下 ，完成扣 V扣 B的功能。當(dāng)連續(xù)出現(xiàn)兩個(gè)“ +1”或“ 1”時(shí)，若無誤碼，則后一個(gè)一定是 V 脈沖。根據(jù)編碼規(guī)則， V 脈沖必然是同極性脈沖。正整流電路提取正電平碼部分；負(fù)整流電路提取負(fù)電平部分。可實(shí)現(xiàn) HDB3 譯碼的模型框圖如 圖 41 所示， HDB3 譯碼器包括雙 /單極性變換、 V 碼檢 測、時(shí)鐘提扣V扣 B四部分組成。因此可從所接受的信碼中找到 V 碼，然后根據(jù)加取代節(jié)的原則， V 碼與前面的三位碼必然是取代碼，需要全部復(fù)原為四連 0。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開關(guān)來實(shí)現(xiàn)，如利用雙 4 選一的多路模擬選擇開關(guān) CD4052 如圖 4 所示是利用多路模擬選擇開關(guān) CD4052 實(shí)現(xiàn)電平轉(zhuǎn)換的電路連接圖，圖 4 中 HDB3_out 即為最終形成的標(biāo)準(zhǔn) HDB3 碼流。 “ 01”：標(biāo)識為 +1； “ 11”：標(biāo)識為 1； 圖 34 單 /雙極性變換控制流程圖 3） 雙極性變換的硬件電路 將上述的程序下載到可編程器件中，產(chǎn)生的編碼結(jié)果是單極性雙電平信號。 2） 實(shí)現(xiàn)單 /雙極性變換的硬件部分簡介 由上述的程序下載到 FPGA 或 CPLD 中，其輸出結(jié) 果并不是“ +1”、“ 1”、“ 0”的多電平變化波形，而是單極性雙電平信號，事實(shí)上，程序輸出的是給單 /雙變換器的硬件電路地址信號。因此在這里采用了雙相碼來分別表示“ 1”、“ +1”、“ 0”。因此將“ V”單獨(dú)拿出來進(jìn)行極性變換（由前面已知“ V”已經(jīng)由“ 11”標(biāo)識，所以很好與其他的代碼區(qū)別），余下的 “ 1”和“ B”看成一體進(jìn)行正負(fù)交替，這樣就完成了 HDB3 的編碼。如下圖為實(shí)現(xiàn)極性變換功能的流程圖。由此我們可以將其分別進(jìn)行極性變換來實(shí)現(xiàn)。 N Y N Y 圖 32 所示為插“ V”符號的流程圖 start Counter=0 Counter=counter+1 Dout=01 Dout=00 Dout=11 Datain=0 Counter=3 Counter=0 end (2) 插 ” B” 模塊的實(shí)現(xiàn) 1）建模 插“ B”模塊的
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