【正文】 是數(shù)組個數(shù)，按照每 16 分四個組則可分四個數(shù)組，所以其值是從 0 到 3 四個整數(shù)， temp 變量標(biāo)志一個數(shù)組中的第幾位，如果 temp=0，則是相應(yīng)數(shù)據(jù)中的第一個比特。 end if。a(0)。a(2)amp。temp1:=temp1+1。 when 3=a(0):=Z。 when 2=a(1):=Z。 when 1=a(2):=Z。 elsif rising_edge(clk) then if temp14 then case temp is when 0=a(3):=Z。139。 END CASE。 WHEN OTHERS=Z=39。 WHEN 1110=Z=39。 WHEN 1101=Z=39。 WHEN 1100=Z=39。 WHEN 1011=Z=39。 WHEN 1010=Z=39。 WHEN 1001=Z=39。 WHEN 1000=Z=39。 WHEN 0111=Z=39。 WHEN 0110=Z=39。 WHEN 0101=Z=39。 WHEN 0100=Z=39。 WHEN 0011=Z=39。 WHEN 0010=Z=39。 WHEN 0001=Z=39。 CASE COUNT IS WHEN 0000=Z=39。 END IF。139。EVENT)THEN IF(COUNT=1111)THEN COUNT=0000。139。)THEN COUNT=0000。 15 IF(CLR=39。這樣 16 位數(shù)據(jù)分成了四組。 功能 該序列可以固定的輸出 0110 1111 0010 1101 16 位二進制數(shù)，并且能夠每16 位循環(huán)一次。 ZO：輸出的序列， std_logic數(shù)據(jù)類型。 【 8】 第四章 漢明碼編譯系統(tǒng)模塊設(shè)計與實現(xiàn) 4． 1 漢明碼編譯原理設(shè)計 原理圖如圖 41所示： 圖 41 原理圖 該系統(tǒng)一共有四大模塊： （ 1） 16 位序列產(chǎn)生與分組模塊 （ 2）編碼模塊 （ 3）加錯模塊 （ 4）譯碼與分組串行 4． 2 系統(tǒng)模塊設(shè)計 16 位比特序列產(chǎn)生與分組模塊 管腳說明 CLK:輸入的時鐘， std_logic 數(shù)據(jù)類型，上升沿有效。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計。 （ 5）很強的移植能力 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。 獨立于器件的設(shè)計、與工藝無關(guān)設(shè)計人員用 VHDL 進行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進行設(shè)計的優(yōu)化。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描 述。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自 頂向 13 下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD 的設(shè)計中。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 。它在 80 年代的后期出現(xiàn)。有專 家認(rèn)為，在新的世紀(jì)中， VHDL 與 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 12 VHDL 語言 基本介紹 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 硬件描述語言（ HDL） Max+plusⅡ軟件支持各種 HDL 設(shè)計輸入選項，包括 VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。 豐富的設(shè)計庫 Max+plusⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74系列的全部器件 和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 與結(jié)構(gòu)無關(guān) Max+plusⅡ系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 【 3】 Max+pluxII 簡介 Max+plusⅡ是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。目前 EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 現(xiàn)在對 EDA 的概念或范疇用得很寬。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、 設(shè)計過程和設(shè)計觀念，促進了 EDA 技術(shù)的迅速發(fā)展。在電子技術(shù)設(shè)計領(lǐng)域，可 編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。可見，漢明碼是一種高效碼。因此，這種碼能夠糾正 1個錯碼或檢測 2 個錯碼。 按照上述方法構(gòu)造的碼稱為漢明碼。例如，若接收碼組為 0000011，按上述公式計算可得： S1 = 0， S2 = 1， S3 = 1。這就意味著 a3 、 a a5和 a6四個碼元構(gòu)成偶數(shù)監(jiān)督關(guān)系： 24561 aaaaS ???? 同理， a a a5 和 a6構(gòu)成偶數(shù)監(jiān)督關(guān)系： 13562 aaaaS ???? 以及 a0、 a a4 和 a6 構(gòu)成偶數(shù)監(jiān)督關(guān)系 03463 aaaaS ???? 在發(fā)送端編碼時，信息位 a a a4 和 a3 的值決定于輸入信號，因此它們是隨機的。若取 r = 3，則 n = k + r = 7。如果希望用 r個監(jiān)督位構(gòu)造出 r 個監(jiān)督關(guān)系式來指示 1 位錯碼的 n種可能位置 ，則要求 下面通過一個例子來說明如何具體構(gòu)造這些監(jiān)督關(guān)系式。同理， r個監(jiān)督關(guān)系式能指示 1位錯碼的 (2r – 1)個可能位置。由于兩個校正子的可能值有 4 中組合： 00， 01， 10， 11，故能表示 4 種不同的信息。由于校正子 S只有兩種取值，故它只能代表有錯和無錯這兩種信息，而不能指出錯碼的位置。 在偶數(shù)監(jiān)督碼中，由于使用了一位監(jiān)督位 a0，它和信息位 an1 ? a1一起構(gòu)成一個代數(shù)式 : 在接收端解碼時，實際上就是在計算 若 S = 0，就認(rèn)為無錯碼；若 S = 1，就認(rèn)為有錯碼。所以，它適用于大多數(shù)時間中錯碼數(shù)量很少，少數(shù)時間中錯碼數(shù)量多的情況。 這種工作方式是自動在糾 錯和檢錯之間轉(zhuǎn)換的。所以，為了在可以糾正 t個錯碼的同時，能夠檢測 e 個錯碼，就需要像圖 216 所示： 8 圖 216 漢明距離 使某一碼組（譬如碼組 A）發(fā)生 e個錯誤之后所處的位置，與其他碼組（譬如碼組 B）的糾錯圓圈至少距離等于 1，不然將落在該糾錯圓上從而發(fā)生錯誤地“糾正”。例如，碼組 A若錯了 3位，就會被誤認(rèn)為碼組 B錯了 2 位造成的結(jié)果，從而被錯“糾”為 B。按照檢錯能力公式，最多能檢測 4個錯碼，即 e = d0 – 1 = 5 – 1 = 4，按照糾錯能力公式糾錯時，能糾正 2個錯碼。 在解釋此式之前，先來分析圖 所示的例子。若錯碼達到 3個，就將落入另一圓上，從而發(fā)生錯判。這樣，每種碼組如果發(fā)生不超過兩位錯碼都將能被糾正。這樣，就能夠糾正兩位錯碼。這兩個圓是不重疊的。 7 圖 214 漢明距離 【證】圖 214中畫出碼組 A和 B的距離為 5。反之，若要求檢測 e個錯碼，則最小碼距 d0至少應(yīng)不小于 ( e + 1)。因此，只要最小碼距不小于 3，碼組 A發(fā)生兩位以下錯碼時，不可能變成另一個準(zhǔn)用碼組，因而能檢測錯碼的位數(shù)等于 2。若碼組 A中發(fā)生一個錯碼，則我們可以認(rèn)為 A 的位置將移動至以 O點為圓心，以 1 為半徑的圓上某點，但其位置不會超出此圓。 一種編碼的最小碼距 d0 的大小直接關(guān)系著這種編碼的檢錯和糾錯能力，為檢測 e個錯碼，要求最小碼距 d0 ? e + 1。而上述碼距概念在此圖中就對應(yīng)于各頂點之間沿立方體各邊行走的幾何距離。 6 圖 212 三維空間 對于 3 位的編碼組，可以在 3 維空間中說明碼距的幾何意義。 最小碼距：把某種編碼中各個碼組之間距離的最小值稱為最小碼距 (d0)。碼距又稱漢明距離。 分組碼的碼重和碼距 碼重：把碼組中“ 1”的個數(shù)目稱為碼組的重量，簡稱碼重。 k － 碼組中信息碼元的數(shù)目。 在分組碼中，監(jiān)督碼元僅監(jiān)督本碼組中的信息碼元。但是，這時若假定錯碼數(shù)不超過兩個，則存在兩種可能性：“ 000”錯一位和“ 111”錯兩位都可能變成“ 100”，因而只能檢測出存在錯碼而無法糾正錯碼。例如，當(dāng)收到禁用碼組“ 100”時，若當(dāng)作僅有一個錯碼，則可以判斷此錯碼發(fā)生在“ 1”位，從而糾正為“ 000”（晴）。要能夠糾正錯誤，還要增加多余度。 上面這種編碼只能檢測錯碼，不能糾正錯碼。當(dāng)發(fā)生 3個錯碼時，“ 000”變成了“ 111”，它也是禁用碼組，故這種編碼也能檢測 3個錯碼。這 3種碼組都是不準(zhǔn)使用的，稱為禁用碼組。 若在上述 8種碼組中只準(zhǔn)許使 用 4種來傳送天氣，例如： “ 000”＝晴 “ 011”＝云 “ 101”＝陰 “ 110”＝雨 這時，雖然只能傳送 4 種不同的天氣，但是接收端卻有可能發(fā)現(xiàn)碼組中的一個錯碼。 其中任一碼組在傳輸中若發(fā)生一個或多個錯碼，則將變成另一個信息碼組。 第二章 漢明碼及漢明碼編譯原理 2． 1 糾錯編碼的基本原理 分組碼基本原理 設(shè)有一種由 3 位二進制數(shù)字構(gòu)成的碼組，它共有 8 種不同的可能組合。 第六章對整個系統(tǒng)的設(shè)計進行總結(jié)與展望。 第四章 詳細(xì)介紹了漢明碼編譯系統(tǒng)模塊設(shè)計與實現(xiàn)。 論文的內(nèi)容安排 第二章將介紹 漢明碼及漢明碼編譯原理。對程序進行調(diào)試，對系統(tǒng)進行計算機仿真。對系統(tǒng)進行設(shè)計，完成程序的編寫。 主要工作 查閱資料，認(rèn)真學(xué)習(xí) EDA 開發(fā)工具（ MAX+plus II），熟練掌握 VHDL 語言的 4 編程思路 與方法。包括學(xué)習(xí) VHDL 編程語言、方法和仿真結(jié)果的查看、處理等。與一般的編碼相比其具有比較高效率，同時其是分組碼的典型代表，是深入研究其他分組碼的基礎(chǔ)，也是研究其他非分組碼（如循環(huán)碼）的基礎(chǔ)，本課題利用 EDA 來實現(xiàn)，與實際聯(lián)系很大，對將來從事實際工作和相關(guān)研究具