【正文】 ?? ??? ?。 （ 2） 找出一個 m階本原多項式 )(xp ，生成二元擴(kuò)域 )2( mGF 。 若碼長 12 ?? mn ，但 n是 12 ?m 的因子； ? 是 )2( mGF 域中的一個 n 階元素但不是本原元；設(shè) )(xg 是以 t22 , ??? ? 為根的最低次多項式，則用 )(xg 生成的循環(huán)碼稱為非本原 11 BCH 碼。在碼重多項式第 i次項的系數(shù)是 ： ? ? m i n0 1 ,)()1()1( m i n m i n diqqA Di j Djijiiini ???? ?? ? ??? 非本原 BCH 碼 非本原 BCH碼與本原 BCH碼的主要區(qū)別在 于采用的根是否是本原元。近年來采用最多的是 m=8，即 25628 ??q 進(jìn)制的 RS 碼，以便將整個 8bit 字節(jié)變?yōu)?RS 碼的一個碼元。 RS 碼的每個碼元取值于 q 元符號集},0{ 210 ?q??? ? ，使用時通常選取 q 為 2 的冪次 )2( mq ? ，使 q 元符號集的所有非零元素 },{ 210 ?q??? ? 是基于某個 m次 本原多項式 )2(mGF 擴(kuò)域的元素。由此說明， )(xg 應(yīng) 10 該是 1?nx 的一個因子。因此，上式可化成 )()()( 1 xTxxTx n ??? ? 。由于 )(XT? 是一個 )( kn? 次多項式，故 )(XTxk ? 是一個 n 次多項式，在模 1?nx 運(yùn)算下，也是該編碼中的一個許用碼組。由此，可以寫出循環(huán)碼的生成矩陣 G. 通常這時得到的循環(huán)碼的生成矩陣不是典型矩陣，可通過線性變換轉(zhuǎn)為典型矩陣，則循環(huán)碼組可寫成： ? ? )()( 21 XGaaaXT knnn ???? ? ? ? )()( )1(21 xgaxaxaxaXG knnn ???? ???? 所有的碼組多項式 )(xT 都可被 )(xg 整除，而且任意一個次數(shù)不大于 )1( ?k 的多 項式乘 )(xg 都是碼多項式，該條性質(zhì)用于編碼，還可用于驗(yàn)證接收碼組是否出錯。因此， )(xg 必須是一個常數(shù)項不為 “0” 的 )( kn? 次多項式，而且這個 )(xg 還是這種碼中次數(shù)為 )( kn? 的唯一一個多項式 ， 稱這唯一的 )( kn? 次多項式 )(xg 為碼的生成多項式。 在代數(shù)編碼理論中，為了便于計算，經(jīng)常將循環(huán)碼表示成碼多項式的形式，設(shè)碼組為),( 0121 aaaaa nn ???? ，則碼多項式定義如下： 0121)( axaxaxaXT nn ????? ?? ? 在循環(huán)碼除全 “ 0” 碼組外，再沒有連續(xù) k位均為 “ 0” 的碼組，即連 “ 0” 的長度最多只有 )1( ?k 位。這種碼的編碼和解碼設(shè)備都不太復(fù)雜，而且糾錯的能力較強(qiáng)。 8 小結(jié) 本章介紹了 VHDL 語言的特點(diǎn)及仿真軟件工具 Quartus II 的簡單介紹及其數(shù)字系統(tǒng)開發(fā)流程， VHDL 語言具有眾多的優(yōu)點(diǎn)，受到業(yè)內(nèi)人士尤其是通信領(lǐng)域的喜愛，應(yīng)用廣泛； Quartus II軟件 可理解為 是 MAX+PLUS II的加強(qiáng)版， 具有更強(qiáng)更直觀的仿真能力和效果， 有 兼容性強(qiáng)等更 完善的特點(diǎn)，本次設(shè)計也主要使用 VHDL 語言進(jìn)行代碼編寫， QuartusII 軟件進(jìn)行模擬仿真。 （ 4）編程與驗(yàn)證：用得到的編程文件通過編程電纜配置 PLD，加入實(shí)際激勵，進(jìn)行在線測試。仿真包括功能仿真和時序仿真。 （ 2）編譯：先根據(jù)設(shè)計要求設(shè)定編譯方式和編譯策略，如器件的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析、仿真和編程使用。 如圖 21 所示。 4. Quartus II 增加了一個新的快速適配器編譯選項，可保留最佳性能的設(shè)置，加快了編譯過程，可縮短 50%的編譯時間，對設(shè)計性能的影響最小。 2. Quartus II支持一個工作組環(huán)境下的設(shè)計要求，包括支持基于 Inter 的協(xié)作設(shè)計，與 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和 Synplicity等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Quartus II 開發(fā)系統(tǒng)具有以下主要特點(diǎn)。該軟件支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog、 HDL 和 AHDL 的文本編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。其界面友好， 集成化程度高，易學(xué)、易用，深受業(yè)界人士好評。 Quartus II 加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的 Inter 技術(shù)，設(shè)計人員可以直接通過 Inter 獲得 Altera 的技術(shù)支持。 Quartus II 提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，其界面使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。 PLD 與一般數(shù)字芯片不同的是： PLD內(nèi)部的數(shù)字電路可以在出廠后才規(guī)劃決定，有些類型的 PLD 也允許在規(guī)劃決定后再次進(jìn)行變更、改變，而一般數(shù)字芯片在出廠前就已經(jīng)決定其內(nèi)部電路，無法在出廠后再次改變，事實(shí)上一般的模擬芯片、混訊芯片也都一樣，都是在出廠后就無法再對其內(nèi)部電路進(jìn)行調(diào)修。 6 與此相比， CPLD 提供的 邏輯資源少得多 ， 最高約 1 萬門。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如 IBM Power PC）、 大容量存儲器 、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（ devicetodevice）信號技術(shù)。 這兩類可編程邏輯器件中， FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能。這樣就可以由設(shè)計人員自行編程而把一個數(shù)字系統(tǒng) “ 集成 ” 在一片 PLD 上，而不必去請芯片制造廠商設(shè) 計和制作專用的 集成電路芯片 了。 PLD 是 由 一種通用集成電路產(chǎn)生的， 它 的邏輯功能按照用戶對器件編程來確定。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 ,因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享 ,從而減小硬件電路設(shè)計的工作量 ,縮短開發(fā)周期。在設(shè)計過程中 ,設(shè)計人員可以建立各種可再次利用的模塊 ,一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 ,而是一些模塊的累加。當(dāng)硬件電路的設(shè)計描 述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 4. VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 ,設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù) 類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時， VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL語言設(shè)計方法靈活多樣 ,既支持自頂向下的設(shè)計方式 ,也支持自底向上的設(shè)計方法 ； 既支持模塊化設(shè)計方法 ,也支持層次化設(shè)計方法。同時 ,它還具有多層次的電路設(shè)計描述功能。 VHDL 語言的特點(diǎn) VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 ,它自身必然具有很多其 他 硬件描述語言所不具備的優(yōu)點(diǎn)。 隨著信息技術(shù)的不斷發(fā)展，電子技術(shù)面臨著嚴(yán)峻的挑戰(zhàn)，為了跟上快速變化的步伐，電子產(chǎn)品的設(shè)計不得不非?？?。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的 計算機(jī)高級語言 。 1987 年底， VHDL 被 IEEE 和 美國國防部 確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。目前，作為硬件描述語言之一的 VHDL（ Very_High_Speed Integrated Circuit Hardware Description Language）已經(jīng)成為各家 EDA 工具和集成電路廠商所普遍認(rèn)同和共同推廣的標(biāo)準(zhǔn)化硬件描述語言。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標(biāo)器件 FPGA/CPLD 相映射的網(wǎng)表文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來 。典型的 EDA 工具中必須包含兩個特殊的軟件包，即綜合器和適配器。 EDA 技術(shù)是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來的計算機(jī)軟件系統(tǒng)，是指以計算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計。 本次設(shè)計完成的主要工作 本文 設(shè)計中 主要包括以下內(nèi)容： ◆ 方案論證、畫出組成方框圖； ◆ 畫出系統(tǒng)工作的時序圖； ◆ 設(shè)計組成系統(tǒng)的各單元電路； ◆ 完成整個系統(tǒng)的設(shè)計； ◆ 進(jìn)行部分電路的時序仿真，并對仿真結(jié)果進(jìn)行分析； ◆ 完成整個系統(tǒng)的仿真調(diào)試和性能分析； ◆ 撰寫 畢業(yè)設(shè)計論文。而想增大 E（ R）又有加大信道容量 C或減小碼率 R兩條路。 從 信道編碼定理的公式出發(fā)，不強(qiáng)調(diào)物理意義，只是從數(shù)學(xué)角度分析如何使不等式左邊的 eP 減小。這種碼的編碼和解碼設(shè)備都不太復(fù)雜，而且糾錯的能力較強(qiáng)。因此 ,在通信系統(tǒng)中得到廣泛應(yīng)用，如在我 國地面數(shù)字電視廣播標(biāo)準(zhǔn)中就選用了 BCH（ ）碼。為了提高傳輸?shù)恼_率 ,往往采用一些校驗(yàn)方法 ,以檢驗(yàn)糾正傳輸差錯。文中將討論一種簡單、快速的 BCH 譯碼器的 VHDL 設(shè)計方法。但是這些傳統(tǒng)的譯碼算法用硬件實(shí)現(xiàn)較為復(fù)雜 ,而且延時比較嚴(yán)重。以后，糾錯碼受到了越來越多的通信和數(shù)學(xué)工作者，特別是代 數(shù)學(xué)家的重視，使糾錯碼無論在理論上還是在實(shí)際中都得到了飛速發(fā)展，比如 BCH、卷積碼， Turbo 碼、 LDPC碼等 。 1948 年香農(nóng)（ Shannon）在他的開創(chuàng)性論文“通信的數(shù)學(xué)理論”中，首 次闡明了在有擾信道中實(shí)現(xiàn)可靠通信的方法，提出了著名的有擾信道編碼定理，奠定了糾錯碼的基石。 背景及國內(nèi)外研究概況 提高信息傳輸?shù)目煽啃院陀行?，始終是通信工作所追求的目標(biāo)。一人一題特別有利于鍛煉我 獨(dú)立分析問 題和解決問題的能力。 對不同的設(shè)計方法進(jìn)行分析和比較，選擇優(yōu)化的設(shè)計方法，利用 VHDL 分別設(shè)計（ 15， 7） BCH 碼的編碼器和譯碼器，并能夠?qū)刹糠诌M(jìn)行單獨(dú)仿真調(diào)試，實(shí)現(xiàn)其相應(yīng)的功能。 本設(shè)計中將一組循環(huán)碼輸入，并且能編碼，再糾錯，再到解碼輸出的一個過程。 它 的糾錯能力很強(qiáng) ,在短和中等碼長下 ,其性能很接近于理論值 ,并且構(gòu)造方便 ,編碼簡單。 關(guān)鍵詞 VHDL BCH 碼 編 碼器 譯碼器 II Abstract This design takes the Quartus II as the system development platform, and takes hardware description language VHDL as the main design means. It also uses programmable logic devices for the realization of the carrier。所設(shè)計的系統(tǒng)可以完成 BCH碼 編碼 以及 兩 位錯碼的糾錯譯碼。本人同意北華航天工業(yè)學(xué)院有權(quán)保存畢業(yè)設(shè)計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；可以采用影印、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以營利為目的的前提下，可以公布非涉密畢業(yè)設(shè)計（論文）的部分或全部內(nèi)容。 本畢業(yè)設(shè)計（論文） 成果歸北華航天工業(yè)學(xué)院所有。對本設(shè)計（論文）的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。 指導(dǎo)教師簽字： 年 月 日 教研室主任 意見： 教研室主任簽字： 年 月 日 本 科 生 畢業(yè)設(shè)計（論文）原創(chuàng)性及知識產(chǎn)權(quán)聲明 本人鄭重聲明：所呈交的畢業(yè)設(shè)計（論文） 基于 VHDL 的循環(huán)碼編譯碼器的設(shè)計 是本人在指導(dǎo)教師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作取得的成果。 工作環(huán)境及技術(shù)條件： PC 機(jī) 1 臺、 quartus II 編譯環(huán)境 信道編碼尤其是循環(huán)碼理論基礎(chǔ)、 EDA 技術(shù)開發(fā)基礎(chǔ) 工作內(nèi)容及最終成果： ◆ 方案論證、畫出組成方框圖； ◆ 畫出系統(tǒng)工作的時序圖； ◆ 設(shè)計組成系統(tǒng)的各單元電路； ◆ 完成整個系統(tǒng)的設(shè)計； ◆ 進(jìn)行部分電路的時序仿真，并對仿真結(jié)果進(jìn)行分析； ◆ 完成整個系統(tǒng)的仿真調(diào)試和性能分析； ◆ 撰寫畢業(yè)設(shè)計論文； ◆ 其他。 畢業(yè)設(shè)計報告（論文） 報告（論文）題目： 基于 VHDL的循環(huán)碼編譯碼 器的設(shè)計 作者所在系部： 電子工程系 作者所在專業(yè)： 通信工程 作者所在班級： B08232 作 者 姓 名 ： 作 者 學(xué) 號 ： 指導(dǎo)教師姓名： 完 成 時 間 ： 2021 年 6 月 15 日 北華航天工業(yè)學(xué)院教務(wù)