【正文】 。就像我，對(duì)于VHDL語(yǔ)言，開始也沒(méi)有什么太大的感覺(jué)，看書的時(shí)候，很清楚明白它的設(shè)計(jì)結(jié)構(gòu)和流程是什么樣的，但是一旦拋開書本，開始自己編程序的時(shí)候，不是這里忘了定義，就是那里忘了結(jié)構(gòu)方式；但是，到了現(xiàn)在，在這段時(shí)間的不斷實(shí)踐編程中，程序設(shè)計(jì)的流程和一些要注意的地方，我都記得很清楚，能很容易的編寫一段簡(jiǎn)單的程序了，也不用看書本幫忙了，這些都是光靠看書本得不到的經(jīng)驗(yàn)，是我最大的收獲。 通過(guò)這次畢業(yè)設(shè)計(jì)，讓我學(xué)到了很多知識(shí)，也獲得很多體會(huì)，這是自己將平日學(xué)的理論知識(shí)應(yīng)用到實(shí)際操作中的一次很好的實(shí)踐。（4） 最后經(jīng)外圍電路輸出不是很理想，無(wú)法消除毛刺現(xiàn)象，還需繼續(xù)改進(jìn)。（2） 雖然實(shí)現(xiàn)的設(shè)計(jì)要求的基本功能，但是所用方法較復(fù)雜，事實(shí)上還可能找到其他的建模方法。必須采用一個(gè)四選一的數(shù)據(jù)選擇器（CC4052），二維數(shù)組作為CC4052選擇地址，在輸出端可以得到“+1”、“1”、“0”變化波形。其芯片結(jié)構(gòu)及管腳接法如圖51所示： VCCoutputCodeout1Codeout0 GND圖51 芯片結(jié)構(gòu)及其接法 電路弄好以后就是焊接了，焊接過(guò)程要仔細(xì)，布局合理，其焊接電路圖如圖52所示：圖52 極性變換電路實(shí)物圖第六章 結(jié)論通過(guò)一步步有條不紊的分析和思考，更重要的是在設(shè)計(jì)中，根據(jù)實(shí)際情況，對(duì)設(shè)計(jì)初期的思想做不斷完善和改進(jìn)，因?yàn)樵谠O(shè)計(jì)之前的思路，只能說(shuō)是一個(gè)大體的方向，很多時(shí)候，實(shí)際的操作和設(shè)計(jì)要細(xì)致和復(fù)雜的多，或者原來(lái)的想法根本就行不通，得從實(shí)際設(shè)計(jì)的角度一步步來(lái)完成了這樣一個(gè)系統(tǒng)設(shè)計(jì)。CC4052 是一個(gè)差分4 通道數(shù)字控制模擬開關(guān)，有A0、A1 兩個(gè)二進(jìn)制控制輸入端和INH 輸入，具有低導(dǎo)通阻抗和很低的截止漏電流。從結(jié)果可以看出，波形中存在許多毛刺，這也是本次設(shè)計(jì)中的不足之處，但總體來(lái)說(shuō)，結(jié)果還是比較滿意的！ 單/雙極性變換硬件電路在編碼器的設(shè)計(jì)中，編碼的輸出是兩個(gè)單極性的輸出，如果下載到FPGA 實(shí)驗(yàn)箱上，最后的編碼輸出沒(méi)有辦法表示，同理譯碼器的設(shè)計(jì)也是一樣，因此本次設(shè)計(jì)采用了一個(gè)極性變換電路來(lái)解決這個(gè)問(wèn)題。根據(jù)分配的管腳找到編碼的兩個(gè)單極性輸出，接到外圍電路cc4052芯片上，進(jìn)行一個(gè)單極性到雙極性的變換，注意高低位。下載成功后，根據(jù)分配的管腳用線引出，即可用示波器觀察波形。編譯完成之后待下載的文件會(huì)自動(dòng)添加進(jìn)來(lái)。 HDB3編/譯碼器的硬件電路結(jié)構(gòu)以及硬件調(diào)試整體仿真完后，可以對(duì)頂層文件進(jìn)行分配管腳，當(dāng)然首先要選擇好芯片，本次設(shè)計(jì)采用的芯片是ACEX1KEP1K10TC1003，分配管腳要注意只能用其中標(biāo)注的I/O口，管腳分配好后，用串口線將電腦與FPGA實(shí)驗(yàn)箱連接起來(lái)，開電源，點(diǎn)擊TOOLS\Programmer進(jìn)入下載頁(yè)面，如果是第一次使用的話，點(diǎn)擊Hardware setup，然后在Hardware setting選項(xiàng)中點(diǎn)擊Addhardware，hardware type選擇‘byteblastermv orbyteblasterII’，‘port’選擇‘LPT1’，點(diǎn)擊OK完成硬件設(shè)置。第5章 HDB3編/譯碼器的系統(tǒng)設(shè)計(jì)與硬件實(shí)現(xiàn) HDB3編/譯碼器的系統(tǒng)設(shè)計(jì)首先，這個(gè)系統(tǒng)包含編碼器和譯碼器兩大部分，其中編碼和譯碼又由多個(gè)小模塊構(gòu)成。其設(shè)計(jì)圖如圖45所示：圖45 譯碼頂層模塊圖 HDB3譯碼器的時(shí)序仿真對(duì)譯碼頂層文件進(jìn)行編譯仿真，其仿真圖如圖46所示：圖46 譯碼仿真圖仿真波形分析： 圖中dataout3為原始碼元100001000011000011000010，經(jīng)編碼后得到dataout1和dataout0，即為譯碼的兩個(gè)輸入，dataout1為高位，dataout0為低位，dataout5即為譯碼的輸出，由圖中可以看到，譯碼的輸出為100001000011000011000010，與理論結(jié)果相同，但存在一定的延時(shí)。扣V扣B模塊框圖如圖44。不管是否有B脈沖，在此模塊中，一并清零，因而無(wú)需另設(shè)扣B電路。本模塊的建模方法是，用V碼檢測(cè)模塊所檢測(cè)出的V碼信號(hào)，去控制一個(gè)移位寄存器，若未碰到V脈沖，則整流輸出合成信號(hào)在時(shí)鐘的節(jié)拍下，順利通過(guò)移位寄存器，當(dāng)碰到有V脈沖時(shí)，該V脈沖將使移位寄存器清零。 +B碼控制輸入端B輸入端 V輸出端 來(lái)自正整流電路來(lái)自負(fù)整流電路 V碼輸出圖43 V碼檢測(cè)模型框圖 （2）扣V扣B模塊建?？踁扣B模塊有三個(gè)輸入信號(hào)，即時(shí)鐘信號(hào)、V碼信號(hào)和來(lái)自正、負(fù)整流輸出的信號(hào)。不同的是，V碼檢測(cè)電路在+B控制下，對(duì)來(lái)自B信號(hào)進(jìn)行計(jì)數(shù)和檢測(cè)、判定，若檢測(cè)到V碼，則輸出到V碼信號(hào)。+V碼檢測(cè)模型框如圖42所示。其原理是：當(dāng)+B的上升沿到來(lái)時(shí)，對(duì)輸入的+B脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值等于2時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零，而且計(jì)數(shù)期間，一旦有B信號(hào)為“1”電平時(shí)，立即對(duì)計(jì)數(shù)器清零，計(jì)數(shù)器重新從零開始計(jì)數(shù)。 HDB3譯碼器的設(shè)計(jì)方法1）V碼檢測(cè)模塊的建模1）+V碼檢測(cè)為了方便，假設(shè)從正整流電路輸出的信號(hào)為+B，從負(fù)整流電路輸出的信號(hào)為B?？踁扣B電路在V脈沖和同步時(shí)鐘的控制下，完成扣V扣B的功能。當(dāng)連續(xù)出現(xiàn)兩個(gè)“+1”或“1”時(shí)，若無(wú)誤碼，則后一個(gè)一定是V脈沖。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。正整流電路提取正電平碼部分；負(fù)整流電路提取負(fù)電平部分?？蓪?shí)現(xiàn)HDB3譯碼的模型框圖如圖41所示，HDB3譯碼器包括雙/單極性變換、V碼檢測(cè)、時(shí)鐘提扣V扣B四部分組成。因此可從所接受的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，V碼與前面的三位碼必然是取代碼，需要全部復(fù)原為四連0。總體來(lái)說(shuō)，編碼效果與理論還是符合的。從仿真圖中可以看到，序列產(chǎn)生的碼元為100001000011000011000010，編碼后的序列為200021000121200212100120，其中2為10即+1,1為01即1，可以看到仿真的結(jié)果與理論是相同的，就是有一定的延時(shí)，這是因?yàn)榫幋a器中有移位寄存器，所以存在延時(shí)是可能的。Dataout為編碼輸出，其中dataout1為高位，dataout0為低位。在編碼前，首先通過(guò)編程產(chǎn)生一個(gè)序列發(fā)生器，通過(guò)它產(chǎn)生一段序列碼，由于過(guò)程中會(huì)產(chǎn)生毛刺，因此在設(shè)計(jì)中加入了一個(gè)D觸發(fā)器以消除毛刺現(xiàn)象，隨后將產(chǎn)生的序列通過(guò)編碼器，由于編碼設(shè)計(jì)的結(jié)果是不歸零的，所以本次設(shè)計(jì)在編碼后的基礎(chǔ)上加上了一個(gè)歸零模塊，使得出來(lái)的結(jié)果有一個(gè)歸零的效果，圖35為編碼的頂層文件圖：圖35 編碼頂層文件圖 HDB3編碼器的時(shí)序仿真對(duì)編碼頂層文件進(jìn)行時(shí)序仿真，得到仿真圖如圖36所示。 利用一個(gè)四選一的數(shù)據(jù)選擇器CC4052，二維數(shù)組作為CC4052的選擇地址，在輸出端OUT可以得到符合規(guī)則的“+1”、“1”、“0”變化波形。要得到所需的結(jié)果，僅僅在最后加一個(gè)硬件（如四選一數(shù)字開關(guān)CC4052）就可以將程序中所定義的“00”、“10”、“01”分別轉(zhuǎn)換成0、+1，從而達(dá)到設(shè)計(jì)所需結(jié)果。這個(gè)部分遇到的難點(diǎn)在于：在QUARTUS Ⅱ軟件仿真過(guò)程中，它無(wú)法識(shí)別“1”，在它的波形仿真中只有“1”和“0”。根據(jù)編碼規(guī)則，“B”符號(hào)的極性與前一非零符號(hào)相反，“V”極性符號(hào)與前一非零符號(hào)一致。從前面的程序知道，“V”、“B”、“1”已經(jīng)分別用雙相碼“11”、“10”、“01”標(biāo)識(shí)，“0”用“00”標(biāo)識(shí)，所以通過(guò)以下的程序可以很容易實(shí)現(xiàn)。根據(jù)這個(gè)設(shè)計(jì)思想，輸入代碼與插“V”及補(bǔ)“B”后的代碼的關(guān)系如下：代 碼 ：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1插V后: 01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11 01 01 補(bǔ)B后：01 00 00 00 11 01 00 00 00 11 01 01 10 00 00 11 01 01 單/雙極性變換的實(shí)現(xiàn)根據(jù)HDB3的編碼規(guī)則，我們可以知道，“V”的極性是正負(fù)交替的，余下的“1”和“B”看成一體且是正負(fù)交替的，同時(shí)滿足“V”的極性與前面的非零碼極性一致。元件例化是使VHDL設(shè)計(jì)實(shí)體構(gòu)成自上而下層次設(shè)計(jì)的一種重要途徑。所謂元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個(gè)元件，然后利用特定的語(yǔ)句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中的指定端口連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引入一個(gè)新的低一級(jí)的設(shè)計(jì)層次。因此，在程序的結(jié)構(gòu)中進(jìn)行元件聲明（ponent declaration）,調(diào)用庫(kù)里的D觸發(fā)器來(lái)實(shí)現(xiàn)延遲作用。其中還有如何確定是“1”，還是“V”的問(wèn)題。39。39。39。39。39。39。39。39。39。39。39。39。流程圖 補(bǔ)B模塊的設(shè)計(jì) 插“B”模塊的功能是保證附加“V”符號(hào)后的序列不破壞“極性交替反轉(zhuǎn)”造成的無(wú)直流特性，即當(dāng)相鄰“V”符號(hào)之間有偶數(shù)個(gè)非0符號(hào)的時(shí)候，把后一小段的第1個(gè)“0”變換成一個(gè)非破壞符號(hào)——“B”符號(hào)。V39。Flag1=0Flag1=0Firstv=0 N Y Y