【正文】 end if。 then tem_register=111000。 if ss=39。 then if counter=000000 then en_out=39。)then if in_en=39。event and clk =39。039。039。039。039。 counter=000000。039。 奇偶校檢信號BeginDate_out=tem_register(5)。Signal bit_temp: std_logic。Signal counter:std_logic_vector(5 downto 0)。 編碼信元輸出端end encode。 編碼信元輸入端 Date_out:out std_logic。 同步選擇信號 In_en: in std_logic。 復(fù)位信號 clk :in std_logic。USE 。USE 。判斷din 下降沿 上升沿1的個數(shù)奇數(shù)偶數(shù) 下降沿 上升沿否判斷結(jié)束是結(jié)束 曼徹斯特編碼流程上述的流程圖中ss為同步選擇信號，din為數(shù)據(jù)輸入信號。39。判斷ss 命令同步 數(shù)據(jù)同步39。39。 開始39。： 當(dāng)使能信號為高電平時，編碼周期開始，當(dāng)同步選擇信號SS為“1”，輸出信號為命令同步，若為“0”，表示輸出信號為數(shù)據(jù)同步，當(dāng)輸入數(shù)據(jù)使能信號 send為“1”時，表明允許數(shù)據(jù)輸入，輸入時間將持續(xù)16個編碼周期，若輸入的數(shù)據(jù)信元 din為“1”，編碼就通過輸出一個下降沿來表示， 當(dāng)輸入數(shù)據(jù)為“0”時，編碼則輸出一個上升沿。端口有時鐘信號、并串轉(zhuǎn)換使能信號、16位并行數(shù)據(jù)輸入端和一位串行數(shù)據(jù)輸出端。end behav。 end if。039。 end loop。)then tmpreg=datain。)then if(sl=39。event and clkl=39。beginq=tmpreg(15)。end p_to_s。 datain:in std_logic_vector(15 downto 0)。use 。use 。當(dāng)sl信號高電平時就開始輸出當(dāng)前十六位并行數(shù)據(jù)。 FPGA系統(tǒng) 并行數(shù)據(jù)輸入系統(tǒng)數(shù)據(jù)輸出端曼徹斯特編 碼并串轉(zhuǎn)換模 塊 系統(tǒng)原理框圖5 系統(tǒng)模塊設(shè)計 并串轉(zhuǎn)換器的設(shè)計串并轉(zhuǎn)換主要工作是將16位并行數(shù)據(jù)轉(zhuǎn)換為曼徹斯特能夠編碼的串行數(shù)據(jù)。在系統(tǒng)外部由16位并行信號線供給，經(jīng)過系統(tǒng)的兩個模塊后輸出曼徹斯特編碼信號。數(shù)據(jù)位輸入結(jié)束后，編碼器將對輸入的數(shù)據(jù)信元進(jìn)行奇偶校檢，如果在輸入的數(shù)據(jù)信元中“1”的個數(shù)為奇數(shù)，編碼器輸出一個上跳變電平，反之若數(shù)據(jù)信元中“1”的個數(shù)為偶數(shù)則輸出一個下跳變電平。 本畢設(shè)畢業(yè)圓滿的完成了上述任務(wù)。3. 對串行數(shù)據(jù)進(jìn)行曼徹斯特碼編碼，再加上同步頭和奇偶效驗位。 信號的曼徹斯特編碼4 系統(tǒng)總體設(shè)計 系統(tǒng)設(shè)計要求 本課題的設(shè)計要求和技術(shù)指標(biāo)：1．MILSTD1553B總線上的數(shù)據(jù)以雙相曼徹斯特編碼的方式傳輸。但每一個碼元都被調(diào)成兩個電平，所以數(shù)據(jù)傳輸速率只有調(diào)制速率的1/2。在這個技術(shù)下，實際上的二進(jìn)制數(shù)據(jù)被傳輸通過這個電纜，不是作為一個序列的邏輯1或0來發(fā)送的。 曼徹斯特編碼電平跳變的規(guī)則是：低電平的中間時刻跳變表示‘0’，用高電平中間時刻的跳變表示‘1’。因此，這種編碼也稱為相應(yīng)編碼。 曼徹斯特編碼原理 曼徹斯特編碼，也叫做相位編碼(PE)，是一個同步時鐘編碼技術(shù)，被物理層使用來編碼一個同步位流的時鐘和數(shù)據(jù)。完成一個消息的時間稱為消息時間，兩個消息之間的間隔稱為消息間隔時間，完成一個幀的時間稱為幀時間。BC通過驗收RT回答的狀態(tài)字來檢驗傳輸是否成功并做后續(xù)的操作。數(shù)據(jù)字既可以由BC傳輸?shù)侥砇T，也可以從某RT傳輸至BC，或者從某RT傳輸?shù)搅硪籖T，它的內(nèi)容代表傳輸?shù)臄?shù)據(jù)。狀態(tài)字只能由RT發(fā)出，它的內(nèi)容代表RT對BC發(fā)出的有效命令的反饋。02位 中間318位數(shù)據(jù)位 19位 前三位同步字頭 中間16位數(shù)據(jù)位 最后第20位奇偶校驗位 1553B的數(shù)據(jù)格式 三、 1553B總線的傳輸1553B總線能掛31個遠(yuǎn)置終端，1553B總線采用指令/響應(yīng)型通信協(xié)議，它有三種終端類型：總線控制器（BC）、遠(yuǎn)程終端（RT）和總線監(jiān)視器（BM）；信息格式有BC到RT、RT到BC、RT到RT、廣播方式和系統(tǒng)控制方式；傳輸媒介為屏蔽雙絞線，1553B總線耦合方式有直接耦合和變壓器耦合；1553B總線為多冗余度總線型拓?fù)浣Y(jié)構(gòu)，具有雙向傳輸特性，其傳輸速度為1Mbps傳輸方式為半雙工方式，采用曼徹斯特碼進(jìn)行編碼傳輸。在這三種類型的字中，命令字位于每條消息的起始部分，其內(nèi)容規(guī)定了該次傳輸?shù)木唧w要求。有效信息(16位)及奇偶校驗位在總線上以曼徹斯特碼的形式進(jìn)行傳輸，傳輸一位的時間為1 S(即碼速率為1MHz)。每條消息最長由32個字組成，所有的字分為三類:命令字、數(shù)據(jù)字和狀態(tài)字。除此以外，海軍的艦艇、潛水艇、陸軍的直升機(jī)和坦克，這些都用到了1553B總線協(xié)議；對商業(yè)領(lǐng)域來說，地鐵、產(chǎn)品制造生產(chǎn)線也已運用到了該標(biāo)準(zhǔn)協(xié)議。為了將該標(biāo)準(zhǔn)僅僅應(yīng)用于空軍系統(tǒng)，1980年美國空軍曾經(jīng)對1553B標(biāo)準(zhǔn)的應(yīng)用選擇實施了諸多限制，但是工業(yè)界卻普遍認(rèn)為這樣的做法大大低估了1553B的應(yīng)用能力，它應(yīng)該擁有更廣泛的使用權(quán)限。在此之后，通過一系列現(xiàn)實操作所積累起來的經(jīng)驗，在1553A的基礎(chǔ)上，SAE又加入了許多定義和額外的應(yīng)用能力于其中，這就是1553B標(biāo)準(zhǔn)協(xié)議，它于1978年9月21日由SAE公布，一直沿用至今。美國政府軍事部門經(jīng)過三年的修訂，于1973年8月公布了MILSTD1553，這個內(nèi)部標(biāo)準(zhǔn)的第一個使用者就是F16戰(zhàn)斗機(jī)。3 曼徹斯特編碼原理 1553B數(shù)據(jù)總線數(shù)據(jù)總線是為不同的系統(tǒng)之間提供數(shù)據(jù)和信息交換的媒介，這就類似于個人計算機(jī)和辦公自動化系統(tǒng)之間局域網(wǎng)式的互連，MILSTD1553B總線協(xié)議是在1978年誕生于美國國防部的，它早前作為的是一種定義了數(shù)據(jù)總線電氣和協(xié)議特性的軍事標(biāo)準(zhǔn)。本次設(shè)計主要是在quartusⅡ軟件中進(jìn)行功能仿真驗證。建立項目文件建立設(shè)計文件 原理圖輸入文本輸入有錯 編譯綜合 無錯有錯 軟件仿真無錯選芯片，映射管腳無錯有錯 編譯下載 實驗成功 軟件開發(fā)流程三、 QuartusⅡ的仿真仿真分為功能仿真和時序仿真。功能仿真驗證電路功能是否符合設(shè)計要求；時序仿真包含了延時信息，能較好反映芯片的工作情況。●布局布線根據(jù)連接網(wǎng)表文件，進(jìn)行布局布線的分析和優(yōu)化，完成FPGA器件內(nèi)、外的虛擬連接。下面我們來看看FPGA的設(shè)計流程，Quartus II環(huán)境下的FPGA設(shè)計過程主要包括5個步驟：●設(shè)計輸入 運用電路原理圖輸入、HDL文本輸入等方式，表達(dá)設(shè)計思想，指定所用HIGA器件的型號，分配其外部管腳。FPGA之所以能夠廣泛應(yīng)用于電路設(shè)計中，就是因為它們有使用相當(dāng)方便的開發(fā)軟件工具包，通過編程工具和軟件的配合使用，對器件芯片可以進(jìn)行流暢的開發(fā)、校驗。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言，它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。VHDL語言是一種用于電路設(shè)計的高級語言?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的認(rèn)可，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。一、VHDL語言的發(fā)展歷史 本次畢業(yè)設(shè)計就是應(yīng)用VHDL語言，是一種用于數(shù)字電路設(shè)計的高級語言。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利予早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，在圖表級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)級進(jìn)行驗證。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前FPGA的品種很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA公司的Stratix系列等。 ，功耗低，可以與CMOS、TTL電平兼容。 ／O引腳。FPGA的基本特點主要有： ，用戶不需要投片生產(chǎn)，就能得到合用的芯片。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。 PI IOB FPGA的基本結(jié)構(gòu) 目前以硬件描述語言（Verilog或VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。2 FPGA原理及開發(fā)工具 FPGA原理FPGA（ Field－Programmable Gate Array），即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。將通過實例具體介紹基于Quartus II的VHDL文本輸入流程，包括設(shè)計的輸入、綜合、適配、仿真測試和編程下載等。EDA工具有多種途徑完成目標(biāo)系統(tǒng)的輸入，如HDL文本輸入方式、原理圖輸入方式、狀態(tài)圖輸入方式以及混合輸入方式等。數(shù)據(jù)位輸入結(jié)束后，編碼器將對輸入的數(shù)據(jù)信元進(jìn)行奇偶校檢，如果在輸入的數(shù)據(jù)信元中“1”的個數(shù)為奇數(shù)，編碼器輸出一個上升沿，反之若數(shù)據(jù)信元中“1”的個數(shù)為偶數(shù)則輸出一個下降沿。在每個周期的開頭加同步字頭，數(shù)據(jù)輸入時間持續(xù)16個周期，期間對數(shù)據(jù)進(jìn)行編碼。技術(shù)上采用FPGA作為硬件平臺，為了使FPGA器件能順利完成曼碼的編碼任務(wù)，它應(yīng)該包括這樣幾個部分：并串轉(zhuǎn)換器的主要工作是將16位由前端輸入的并行數(shù)據(jù)轉(zhuǎn)換為曼徹斯特能夠編碼的串行數(shù)據(jù)。本課題設(shè)計就是基于