【正文】 第三章DES加密系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) DES加密系統(tǒng)設(shè)計(jì)方案整個系統(tǒng)包括DES加密核心，UART通信接口和BLOCKRAM存儲模塊三大功能塊，DES加密核心即對DES算法的硬件實(shí)現(xiàn)，以在合理的資源占用下實(shí)現(xiàn)盡可能高的性能為目標(biāo)。下面列出的是Verilog HDL硬件描述語言的一些主要特點(diǎn):l 能形式化地表示電路的結(jié)構(gòu)和行為。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語言，對設(shè)計(jì)自動化曾起到了極大的促進(jìn)和推動作用。在仿真方面，Mentor公司的Model Technology為Xilinx ISE專門定制T一個Xilinx版本的ModelSim，稱為ModelSim Xilinx Edition(MXE)。 平臺在設(shè)計(jì)中兼顧了試驗(yàn)與科研開發(fā)的需要，在提供了大量可用IO同時，采用核心芯片“嵌入式”的架構(gòu)，使得可以在SpartanIIE多種型號間自由選擇所需的目標(biāo)芯片。E(R)的前三位在R中的位置分別是32, 1和2，而E(R)中的最后兩位則分別是R中是第32和1位。 第三章介紹了DES加密系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。系統(tǒng)設(shè)計(jì)們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好在實(shí)驗(yàn)室就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD),其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)[4] 。密鑰的長度為56位。采用軟件方式實(shí)現(xiàn)的DES算法會在很大程度上占用系統(tǒng)資源，造成系統(tǒng)性能的嚴(yán)重下降，而DES算法本身并沒有大量的復(fù)雜數(shù)學(xué)計(jì)算，在加/解密過程和密鑰生成過程中僅有邏輯運(yùn)算和查表運(yùn)算，因而，無論是從系統(tǒng)性能還是加/解密速度的角度來看，采用硬件實(shí)現(xiàn)都是一個理想的方案。 2: 以EITS2003開發(fā)板為硬件開發(fā)平臺，ISEwebpack為開發(fā)軟件，用Verilog硬件描述語言設(shè)計(jì)并且實(shí)現(xiàn)了三大模塊的具體功能及整體連接。目前，基于DES算法的加/解密硬件廣泛地應(yīng)用于軍事，衛(wèi)星通信、網(wǎng)關(guān)服務(wù)器、機(jī)頂盒、視頻傳輸以及其它大量的數(shù)據(jù)傳輸業(yè)務(wù)中。幾乎所有應(yīng)用門陣列，PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件。解密過程與此類似。 表25選擇函數(shù)S圖22中的P運(yùn)算如下表所示:表26 P運(yùn)算 圖23子密鑰生成 首先，64位的密鑰KEY通過陣列選擇變換操作PC1，成為48位數(shù)據(jù)。 *標(biāo)準(zhǔn)RS232接口，可方便的連接PC及其他工業(yè)設(shè)備。 3) Place and Route一對可配置邏輯塊進(jìn)行布局，使用布線資源. 4) Configure一生成可以下載編程的Bit流文件。在1984~1985年，Phil Moorby設(shè)計(jì)出T第一個名為VerilogXL的仿真器。l 用戶定義原語創(chuàng)建的靈活性。究竟選擇怎么樣的實(shí)現(xiàn)方式，根據(jù)實(shí)際硬件條件進(jìn)行了選擇。在數(shù)據(jù)跨越不同時鐘邊界時，如何穩(wěn)定可靠地傳輸數(shù)據(jù)是一個值得重視的問題，而握手或緩沖是常用的實(shí)現(xiàn)方案。這是最簡單的實(shí)現(xiàn)方法，但是HDL語言都屬于高級語言，它們強(qiáng)烈依賴于編譯器的優(yōu)化能力，往往對設(shè)計(jì)者來說，涉及得越少、編程越簡單，代碼效率越不高，這對于性能考慮的實(shí)現(xiàn)來說是不可取的。接收數(shù)據(jù): 按照串口傳輸協(xié)議，檢測起始位，為防止因干擾或其它因素引起的電平跳動，以波特率16倍的頻率檢測，一旦檢測到起始位，就開始接收數(shù)據(jù)，要保證在數(shù)據(jù)位的中間取樣。由于本設(shè)計(jì)中RAM有64位數(shù)據(jù)的讀寫和8位數(shù)據(jù)的讀寫，采用雙端形式可以方便地址線的控制。input DECRYPT。wire [63:0] DATA_IN64。 b0000。HEX2LED myHLBl(DISPLAY一OUNTER[11:8]，DisplayBl)。 b00) begin Display=DisplayAl: Control=439。 endelse if(LED_Flag====239。NET TX_reset LOC=p16。用兩個LED分別作為UART串口傳輸?shù)谝粠瑪?shù)據(jù)的開始和所有數(shù)據(jù)接收完畢的指示。成功下載到試驗(yàn)板EITS2003上的XC2S100中。 通信總站機(jī)關(guān)和各營，連，哨所是通過獨(dú)立的通信線路相連接的，組成獨(dú)立的通信網(wǎng)絡(luò)。數(shù)據(jù)用戶是《通信總站用戶服務(wù)呼叫中心》系統(tǒng)的組成部分之一，功能是使用調(diào)制解調(diào)器及相應(yīng)軟件(Internet瀏覽器，或?qū)Ｓ密浖?登陸到總站用戶服務(wù)呼叫中心網(wǎng)絡(luò)，獲得查詢的數(shù)據(jù)結(jié)果。 在電話機(jī)的組成中，有一個A/D, D/A電路。而總站的電話會議系統(tǒng)及時解決了這些問題。一般來說，全國各省都有一個軍事通信總站，擔(dān)負(fù)著全省所有部隊(duì)的通信保障工作，是各省軍事通信樞紐。 下圖是DES加密系統(tǒng)的ModelSim的仿真波形圖:圖41將上圖中紅色方框內(nèi)的波形放大如下，可以看到三級流水線的效果，即d_data_rdy為高的時候有連續(xù)的三個64位加密數(shù)據(jù)塊輸出，如下圖中紅色橢圓內(nèi)所示。NET Control3 LOC=p123。NET TXD LOC=p199。 Control=439。/********七段碼輸出控制狀態(tài)機(jī)*************/always(posedge clk_LED or negedge rstn) beginif(!rstn)begin Display=0。 b 1。 b 1。wire [] DATAREADY。input TX_ reset:input RX_reset://input DES_ reset。本例中選用8*512。同時會給傳送的8位數(shù)據(jù)加上起始位，奇偶校驗(yàn)位和停止位。3. DES加密核心模塊的實(shí)現(xiàn)3. S盒設(shè)計(jì)通過分析發(fā)現(xiàn)，S盒在整個設(shè)計(jì)中占了很大的比重。將數(shù)據(jù)+密鑰輪函數(shù)和密鑰變換函數(shù)在硬件上單獨(dú)實(shí)現(xiàn)，減少了相鄰流水線級間的邏輯復(fù)雜度[14]。FPGA內(nèi)部的B1ockRAM主要起到兩方面作用:緩沖數(shù)據(jù)。設(shè)計(jì)的規(guī)?？梢允侨我獾?，語言不對設(shè)計(jì)的規(guī)模施家任何限制。20世紀(jì)80年代后期，VHDL和Verilog HDL語言適應(yīng)了這種趨勢的要求，先后成為IEEE標(biāo)準(zhǔn)。下面是WebPack結(jié)合MXE的典型設(shè)計(jì)流程: 圖25 WebPack典型設(shè)計(jì)流程 1:根據(jù)設(shè)計(jì)思路進(jìn)行邏輯輸入，可以選擇的有:使用ECS進(jìn)行原理圖輸入，使用Design Entry進(jìn)行硬件描述語言輸入(VHDL, Ver i logHDL, ABEL)，使用StateCAD進(jìn)行狀態(tài)機(jī)轉(zhuǎn)換圖的輸入。EITS2003的用戶可以在PC機(jī)上通過并口對FPGA進(jìn)行配置，也可以使用板上的單片機(jī)配合EEPROM來配置FPGA。B的中間4位代表0~15的一個數(shù)，設(shè)它為j。第五章介紹了DES加密系統(tǒng)在軍事通信總站內(nèi)的應(yīng)用方案。這一階段的產(chǎn)品主要有PAL(可編程邏輯陣列)和GAL(通用陣列邏輯)。其中極少量的數(shù)被認(rèn)為是弱密鑰，但能容易地避開它們。所以，應(yīng)用FPGA來設(shè)計(jì)和實(shí)現(xiàn)DES加密算法具有十分重要的現(xiàn)實(shí)意義和廣闊的應(yīng)用前景。本文設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA的DES加密系統(tǒng)。所有的保密性依賴于密鑰。這些早期的PLD器件的一個共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使他們只能實(shí)現(xiàn)規(guī)模較小的電路。本章小結(jié)本章首先介紹了DES的基本概念及特點(diǎn)，然后講述了DES加密系統(tǒng)的研究背景，現(xiàn)狀，意義及應(yīng)用前景。在上表中查詢第i行，第j列的那個數(shù)。EITS2003的性能與特點(diǎn):*可編程邏輯器件Xilinx SpartanIIE系列FPGAXC2S100E,PQ208封裝，10萬門，其他兼容可選的FPGA規(guī)模從5萬門到30萬門不等。 2:使用MXE進(jìn)行功能仿真，仿真時可以自己單步控制邏輯量的變化，也可以用語言寫一個TestBench來進(jìn)行仿真，還可以使用WebPack中提供的TestBench生成工具HDLBencher來用圖形化的界面生成一個TestBencho 3:使用Xilinx ISE WebPack中集成的XST綜合工具進(jìn)行邏輯綜合。 ，可以用于從算法級，門級到開關(guān)級的多種抽象層次的數(shù)字系統(tǒng)設(shè)計(jì)。l Verilog HDL具有混合建模的能力，即在一個設(shè)計(jì)中各個模塊可以在不同設(shè)計(jì)層次 上建模和描述。2, UART與DES模塊之間的位寬轉(zhuǎn)換。最終采取的整體方案可以用下圖簡要表示:圖31 DES加密核心原理圖 通過設(shè)置輪計(jì)數(shù)器對所進(jìn)行的輪運(yùn)算進(jìn)行計(jì)數(shù)，控制DATAMUX和KEYMUX兩個數(shù)據(jù)選擇器選擇進(jìn)入輪函數(shù)運(yùn)算的是加密中間數(shù)據(jù)還是原始輸入數(shù)據(jù)，以達(dá)到復(fù)用輪函數(shù)的目的。S盒性能的提高對于整個設(shè)計(jì)性能會有很大的改善，因此S盒是整個設(shè)計(jì)優(yōu)化的重點(diǎn)[17]。異步串行通信關(guān)鍵要保證通信雙方收發(fā)同步。每一塊存儲區(qū)大小都為4K, SPARTAN II不同型號提供414塊(block)不等的存儲塊。input RXD。 wire [11:0] FRAME_COUNTER。assign DIN[7:0]= { DOUT[0]，DOUT[1]，DOUT[2]，DOUT[3]，DOUT[4]，DOUT[5]，DOUT[6]，DOUT [ 7]}。// end /*********七段數(shù)碼管顯示***********//*********譯碼部分**************/wire[6:0] DisplayAl,DisplayA2,DisplayBl,DisplayB2。 Control=0。 b1101。NET TX_ena LOC=p10。NET DECRYPT LOC=p6。圖42通過波形仿真圖也可以初步檢驗(yàn)DES加密模塊的正確性。由于每個省內(nèi)各個部隊(duì)都分散駐扎在全省的各個地區(qū)，所以相應(yīng)的通信總站的營，連，哨,所也分散在省內(nèi)的各個地區(qū)。無論相關(guān)人員在何地都一樣能通過電話會議系統(tǒng)，參加總站召開的各種會議，從而給總站節(jié)省了大量的財政支出和寶貴的時間。A。用戶無論在何時(本系統(tǒng)24小時全天服務(wù))都可以通過電話或傳真機(jī)撥通總站的用戶服務(wù)呼叫中心進(jìn)行查詢。一般地，一個軍事通信總站的部隊(duì)構(gòu)成是這樣的:一個部隊(duì)機(jī)關(guān)，是行政中心，設(shè)在軍事重鎮(zhèn)，比如省會:還有很多營，連，哨所分散在各部隊(duì)駐扎的地區(qū)，負(fù)責(zé)本地區(qū)所有部隊(duì)的通信值勤與維護(hù)。另外，《標(biāo)準(zhǔn)數(shù)據(jù)加密算法》一書中有詳細(xì)的實(shí)例分析，此實(shí)例在本設(shè)計(jì)中的驗(yàn)證同樣正確，數(shù)據(jù)如下:KEY:5b 5a 57 67 6a 56 67 6e (FEBRUARY)PLAIN:67 5a 69 67 5e 5a 6b 5a (RETRIEVE)OUTPUT:97 4a ff bf 86 02 2d if4. 2. Z實(shí)際硬件臉證 在Xilinx的開發(fā)平臺ISES. 2下用Verilog HDL完成設(shè)計(jì)，并進(jìn)行了綜合和仿真。用兩個按鍵分別作為接收和發(fā)送的清零。NET RX_reset LOC=p15。 b 11。endelse beginif(LED_Flag===239。HEX2LED myHLA2(DISPLAY_COUNTER[7:4]，DisplayA2)。assign LED4=439。wire E_DATA_RDY。input TX_ena。應(yīng)用時可選雙端(Figure1)或單端(Figure2)兩種形式。異步串行通信的數(shù)據(jù)傳送格式如下圖: UART通信接口實(shí)現(xiàn)原理串口發(fā)送數(shù)據(jù)格式:1位起始位（‘0’），8位數(shù)據(jù)位，1位停止位（‘1’），空閑位（‘1’）。在VHDL或Verilog語言中，可以直接用CASE語句來實(shí)現(xiàn)。但是考慮到通用性的問題，由于通信鏈路速率的不同，通信接口與DES加密核心之間很難實(shí)現(xiàn)數(shù)據(jù)傳輸和加密的同步，因此需要在兩者之間設(shè)計(jì)相應(yīng)的機(jī)制。也可以通過分時復(fù)用，重復(fù)調(diào)用一份輪函數(shù)的硬件拷貝，以時間換空間，從而得到硬件資源占用上的最小化。開關(guān)級結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中，用戶可以直接調(diào)用。Phil Moorby后來成為VerilogXL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。 2) Map一對不同的目標(biāo)器件來計(jì)算和分配資源。*八個LED和四個七段數(shù)碼管，可用來顯示FPGA和單片機(jī)的輸出信息。第l行第13列的數(shù)是5,那么輸出就0101 選擇函數(shù)S1 ，S2... .， S8分別如下所示。第二章DES加密算法原理及系統(tǒng)開發(fā)環(huán)境 DES加密算法原理2. 1. 1 DES加密算法原理簡介 DES運(yùn)算的明文(加密前數(shù)據(jù))和加密密鑰都是64位的，將原始數(shù)據(jù)經(jīng)過初始的置換，然后與子密鑰(由加密密鑰產(chǎn)生)經(jīng)過一系列迭代運(yùn)算，最后再經(jīng)過逆置換，即可到密文(加密后數(shù)據(jù))。他們可以實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活，而且有具有設(shè)計(jì)開發(fā)周期短，設(shè)計(jì)制造成本低，開發(fā)工具先進(jìn)，標(biāo)準(zhǔn)產(chǎn)品無需測試，質(zhì)量穩(wěn)定以及可實(shí)時在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)。從技術(shù)角度講，網(wǎng)絡(luò)安全除了依賴安全的網(wǎng)絡(luò)通信協(xié)議及應(yīng)用協(xié)議外，更多地取決于網(wǎng)絡(luò)設(shè)備如交換機(jī)、路由