【正文】 帶 DPLL 電路。在第二個(gè)輸入碼位到來(lái)時(shí)本地恢復(fù)時(shí)鐘 Fout 就已經(jīng)進(jìn)入同步狀態(tài)，捕捉速度很快?？赡嬗?jì)數(shù)器 lmp_counter2 為數(shù)控振蕩器，其預(yù)置值為 time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值 N，輸出值大小隨著控制脈沖信號(hào) DP的數(shù)目有關(guān)。數(shù)控振蕩器可由一個(gè)可逆計(jì)數(shù)器實(shí)現(xiàn)。它的輸出是調(diào)整可變分頻器的模值 N。計(jì)數(shù)器根據(jù)輸出結(jié)果生成控制DCO 動(dòng)作的控制指令。與一般 DPLL 的DPD 設(shè)計(jì)不同，位同步 DPLL 的 DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影 響。這樣，串行口之間只用一根數(shù)據(jù)線就可以接收同步串行數(shù)據(jù)，簡(jiǎn)化了串行口的接口關(guān)系。該鎖相環(huán)可作為功能模塊嵌入 SoC 內(nèi)，為各種控制系統(tǒng)提供 快速、穩(wěn)定和高精度的同步信號(hào)。從圖 5 中可見(jiàn)，本鎖相系統(tǒng)可以同時(shí)得到倍頻輸出信號(hào)。 從圖 3 中系統(tǒng)仿真曲線可以看出，仿真實(shí)驗(yàn)與理論分析的結(jié)果是一致的。由式（ 6）所求得的本系統(tǒng)對(duì)應(yīng)于各種典型相位輸入信號(hào)的穩(wěn)態(tài)跟蹤誤差列于表 1。若累加器位長(zhǎng)為 N，則低位輸入端NL 接 DLF 的控制碼組 G，高位 NH 接 DCO 自由振蕩頻率 0 f 的控制碼組 C（該參數(shù)可由設(shè)計(jì)者設(shè)定）。 圖 1 三階 全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)圖 本鎖相系統(tǒng)中由于數(shù)控振蕩器采用累加器的結(jié)構(gòu)，因此，累加器輸出的并行碼就是數(shù)控振蕩器的輸出相位碼 B，它反映了輸入信號(hào)和輸出信號(hào)之間的瞬時(shí)相位差。由于脈沖序列低通濾波計(jì)數(shù)方法是一個(gè)比較復(fù)雜的非線性處理過(guò)程，難以進(jìn)行線性近似，因此，無(wú)法采用系統(tǒng)傳遞函數(shù)的分析方法確定鎖相環(huán)的設(shè)計(jì)參數(shù)?；?FPGA 的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn) 1 引言 鎖相環(huán)在通信、雷達(dá)、測(cè)量和自動(dòng)化控制等領(lǐng)域應(yīng)用極為廣泛，已經(jīng)成為 各種電子設(shè)備中必不可少的基本部件。這些電路通過(guò)對(duì)鑒相模塊產(chǎn)生的相位誤差脈沖進(jìn)行計(jì)數(shù)運(yùn)算，獲得可控振蕩器模塊的振蕩控制參數(shù)。該系統(tǒng)由數(shù)字鑒相器（ DPD）、數(shù)字環(huán)路濾波器（ DLF）和數(shù)控振蕩器（ DCO）三個(gè)部件組成。 數(shù)控振蕩器是由全加器和寄存器構(gòu)成的累加器組成。經(jīng)分析推導(dǎo)可得，該三階數(shù)字鎖相環(huán)系統(tǒng)穩(wěn)定的所有條件為： 系統(tǒng)跟蹤誤差 由系統(tǒng)誤差傳遞函數(shù)可以計(jì)算環(huán)路在各種不同輸入信號(hào)作用下的穩(wěn)態(tài)跟蹤誤差， 即： θi(Z) 為輸入信號(hào)， He(Z) 為鎖相系統(tǒng)誤差傳遞函數(shù)。 表 2 中設(shè) 根據(jù)本系統(tǒng)在 Z 域的傳遞函數(shù)和表 2 中的設(shè)計(jì)參數(shù) K1 、 K2 、 K3 ，應(yīng)用 MATLAB 軟件進(jìn)行分析，得到三階全數(shù)字鎖相環(huán)在單位階躍信號(hào)作用下的系統(tǒng)仿真曲線如圖 3 所示。 圖 5 給出了采用 EDA 技術(shù)設(shè)計(jì)的三階全數(shù)字鎖相環(huán)的系統(tǒng)仿真波形，圖中 clkin 為系統(tǒng)時(shí)鐘信 號(hào)， clr 為系統(tǒng)復(fù)位信號(hào)， ui 為輸入信號(hào)， uo 為輸出信號(hào)， uo1 為二倍頻輸出信號(hào)， uo2 為四倍頻輸出信號(hào)。硬件測(cè)試結(jié)果證實(shí)，應(yīng)用 EDA 技術(shù)設(shè)計(jì)的高階全數(shù)字鎖相環(huán)能夠?qū)崿F(xiàn)其鎖相功能。利用數(shù)字鎖相環(huán)可以從串行位流數(shù)據(jù)中恢復(fù)出接收位同步時(shí)鐘。 圖 1 全數(shù)字鎖相環(huán)基本結(jié)構(gòu) 環(huán)路模塊具體功能及其電路實(shí)現(xiàn) 數(shù)字鑒相器的設(shè)計(jì) 常用的鑒相器有兩種，異或門(mén) (XOR)鑒相器和邊沿控制鑒相器 (ECPD)。當(dāng) Fout 同步于Fin 或只有隨機(jī)干擾脈沖時(shí)，計(jì)數(shù)器加減的數(shù)目基本相等，計(jì)數(shù)結(jié)果在初始值處上下徘徊，不會(huì)產(chǎn)生進(jìn)位和借位脈沖，濾除因隨機(jī)噪聲引起的相位抖動(dòng)。在本數(shù)字鎖相環(huán)設(shè)計(jì)中使用數(shù)控振蕩器是可變模式分頻器。本設(shè)計(jì)中取高速時(shí)鐘信號(hào) CLK 的振蕩頻率為 64MHz。 圖 3 改進(jìn)型異或門(mén)鑒相器 DPLL 原理圖 其中，可逆計(jì)數(shù)器 counter2為環(huán)路濾波器 DLF，預(yù)設(shè)初值為 12，加法進(jìn)位模值為 4，減法進(jìn)位模值為 12。可見(jiàn)，對(duì)于多位連 1或連 0 的碼流信號(hào)，該鎖相環(huán)的輸出 Fout都能準(zhǔn)確恢復(fù)出同步所需的時(shí)鐘。電路原理如圖 5。 圖 61 Fin=16MHz時(shí)的仿真波形 圖 62 Fin= 時(shí)的仿真波形 根據(jù)仿真結(jié)果，可實(shí)現(xiàn)穩(wěn)定鎖相的最低頻率為 ，略高于理論值 1MHz；可實(shí)現(xiàn)的最高鎖相頻率為 16MHz。 關(guān)鍵詞： 全數(shù)字鎖相環(huán) 數(shù)字環(huán)路濾波器 數(shù)字單穩(wěn)態(tài)振蕩器 1 引言 數(shù)字鎖相環(huán)路已在數(shù)字通信、無(wú)線電電子學(xué)及電力系統(tǒng)自動(dòng)化等領(lǐng)域中得到了極為廣泛的應(yīng)用。其功能就是對(duì)相位誤差序列計(jì)數(shù)即濾波，并輸出相應(yīng)的進(jìn)位脈沖或是借位脈沖，來(lái)調(diào)整 I/D 數(shù)控振蕩器輸出信號(hào)的相位（或頻率），從而實(shí)現(xiàn)相位控制和鎖定。實(shí)現(xiàn)的前提是檢測(cè)鎖相環(huán)的工作狀態(tài)。鎖相環(huán)與 CPU接口電路，由寄存器來(lái)完成。片上系統(tǒng)的發(fā)展使其成為可能。