【正文】 片化設(shè)計(jì)。由圖可見輸出為方波，二者頻率相同，頻率計(jì)測(cè)得方波的頻率即為正弦波的頻率。測(cè)量的實(shí)際閘門時(shí)間與預(yù)置閘門時(shí)間可能不完全相同，但最大差值不超過被測(cè)信號(hào)的一個(gè)周期。由于計(jì)數(shù)器計(jì)得的脈沖數(shù)N是在1秒時(shí)間內(nèi)的累計(jì)數(shù) 所以被測(cè)頻率fx=NHz。 頻率測(cè)量眾所周知，所謂“頻率”就是周期性信號(hào)在單位時(shí)間(1s)內(nèi)變化的次數(shù)。 　?。?）豐富的設(shè)計(jì)庫 　　Max+plusⅡ提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（MacroFunction）以及新型的參數(shù)化的兆功能（MageFunction）。(b)邏輯綜合設(shè)置綜合目標(biāo)和約束條件調(diào)用模塊的黑盒子接口RTL代碼邏輯綜合器HDL網(wǎng)表（netlist）EDIF網(wǎng)表（netlist）說明：“調(diào)用模塊的黑盒子接口”的導(dǎo)入，是由于RTL代碼調(diào)用了一些外部模塊，而這些外部模塊不能被綜合或無需綜合，但邏輯綜合器需要其接口的定義來檢查邏輯并保留這些模塊的接口。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。 　　系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。 VHDL即超高速集成電路硬件描述語言,主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、功能和接口。隨著現(xiàn)場(chǎng)可編程門陣列FPGA的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL等硬件描述語言語言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。 方案三：等精度測(cè)頻，按定義式Ｆ＝Ｎ／Ｔ進(jìn)行測(cè)量，但閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化。目前常用的測(cè)頻方案有三種：方案一：完全按定義式Ｆ＝Ｎ／Ｔ進(jìn)行測(cè)量。此方案為傳統(tǒng)的測(cè)頻方案，其測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低。此方案閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化，其測(cè)量精度將不會(huì)隨著被測(cè)信號(hào)頻率的下降而降。易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機(jī)，直至今天FPGA/CPLD在系統(tǒng)設(shè)計(jì)中的應(yīng)用，電子技術(shù)已邁入一個(gè)全新的階段。隨著集成電路技術(shù)的發(fā)展，可以將整個(gè)系統(tǒng)集成到一個(gè)塊上，實(shí)現(xiàn)所謂的片上系統(tǒng)（SOC）。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。 FPGA工作原理　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。 　?。?）Opencore特征 　　Max+plusⅡ軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。其中脈沖形成電路的作用是：將被測(cè)信號(hào)變成脈沖信號(hào)，其重復(fù)頻率等于被測(cè)頻率fx。T法是通過測(cè)量被測(cè)信號(hào)一個(gè)周期時(shí)間計(jì)時(shí)信號(hào)的脈沖個(gè)數(shù)，然后換算出被測(cè)信號(hào)的頻率。外圍的電路相對(duì)簡(jiǎn)單，只有信號(hào)輸入整形電路和數(shù)碼管顯示電路。其控制和邏輯電路是基于quartus II和VHDL語言進(jìn)行設(shè)計(jì)，外部電路相當(dāng)簡(jiǎn)單。本設(shè)計(jì)采用ALTERA公司的FPGA芯片EPF10K10，該芯片管腳間的延遲為5 ns，即頻率為200 MHz，應(yīng)用標(biāo)準(zhǔn)化的硬件描述語言VHDL有非常豐富的數(shù)據(jù)類型，他的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對(duì)復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計(jì)并用計(jì)算機(jī)仿真，逐步完善后進(jìn)行自動(dòng)綜合生成符合要求的、在電路結(jié)構(gòu)上可實(shí)現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設(shè)計(jì)任務(wù) 。 co :out std_logic。 when i=1 and en=39。event and clk=39。end if。（2）脈沖產(chǎn)生的VHDL程序：library ieee。139。 end if。 end if。 when others。use 。（3） 四路選擇器的波形仿真：如下圖： 四路選擇器波形仿真圖(4) 波形仿真說明：選擇器是由選擇信號(hào)s的狀態(tài)來選擇輸入信號(hào)，當(dāng)s為0、時(shí)，其輸入信號(hào)分別是a0、aaa3。它的電路可由計(jì)數(shù)器基本模塊組成。use 。 elsif ld39。在此上頻率計(jì)數(shù)器中l(wèi)d由計(jì)數(shù)模塊提供，即clk1s 輸出端。 Reset Start_100k Start_10k Start_1kldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ F100k_t F10k_t F1k_t Cntover=’1’ tover=’1’ tover=’1’ F100k_over F10k_over F1k_over Cnthis0=’1’ this0=’1’ this0=’1’ F100k_low F10k_low F1k_low 控制器狀態(tài)轉(zhuǎn)換圖控制器的VHDL程序：library ieee。architecture s_have of control istype state_type is(start_f100k,f100k_over,f100k_low,f100k_t, start_f10k,f10k_over,f10k_low,f10k_t, start_f1k,f1k_over,f1k_low,f1k_t)。then case state is when start_f100k= state=f100k_t。 end if。139。when f10k_t= if tover=39。 if ldt=39。when f10k_low= if ldt=39。 end if。139。139。139。when others。when start_f100k|start_f10k|start_f1k, 39。end s_have。use 。end if。entity cover isport(s :in std_logic_vector(31 downto 0)。程序說明：此程序說明等精度頻率計(jì)超量程時(shí)的信號(hào)標(biāo)志。end equo。下面給出該頻率計(jì)基于EPF10K10的VHDL描述源程序：第五章 軟件的測(cè)試——MAX+plusIIMax+plusII(或?qū)懗蒑axplus2,或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。具體步驟如下：（1） 管腳的鎖定：在MAX+PLUSⅡ中選擇Floorplan Editor進(jìn)行管腳鎖定，具體管腳如下：上述管腳中43分別為FPGA的時(shí)鐘輸入端CPCP2。FLEX系列有一些類似FPGA，其邏輯塊LE及內(nèi)部互連信息都是通過芯片內(nèi)部的存儲(chǔ)器單元陣列來完成的，這些存儲(chǔ)器單元陣列可由配置程序裝入，存儲(chǔ)器單元陣列采用SRAM方式，對(duì)這些器件的下稱為配置。測(cè)量頻率較小的信號(hào)時(shí)，測(cè)量誤差較大。這就使設(shè)計(jì)有很高的靈活性。充分達(dá)到了本次設(shè)計(jì)的目的。 參 考 文 獻(xiàn)[1] 黃正謹(jǐn)?shù)戎骶? 《CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用》電子工業(yè)出版社 [2] 陳雪松等主編 《VHDL入門與應(yīng)用》 人民郵電出版社 [3] 宋萬杰等主編 《CPLD技術(shù)及應(yīng)用》 西安電子科技大學(xué)出版社 [4] 邊計(jì)年等譯 《用VHDL設(shè)計(jì)電子線路》清華大學(xué)出版社 [5] 徐志軍等主編 《CPLD/FPGA的開發(fā)與應(yīng)用》 電子工業(yè)出版社 [6] 胡振華主編 《VHDL與FPGA設(shè)計(jì)》 中國(guó)鐵道出版社 [7] 趙曙光等主編 《可編程邏輯器件原理、開發(fā)與應(yīng)用》西安電子科技大學(xué)出版社 [8] 北京理工大學(xué)ASIC研究所 《VHDL語言100例詳解》清華大學(xué)出版 [9] 盧毅等主編 《VHDL與數(shù)字電路設(shè)計(jì)》清華大學(xué)出版社 [10]曾繁泰等主編 《VHDL程序設(shè)計(jì)》 清華大學(xué)出版社 [11]侯伯亨等主編 《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)》西安電子科技大學(xué)出版社 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的學(xué)位論文，是本人在導(dǎo)師的指導(dǎo)下進(jìn)行的研究工作所取得的成果。本聲明的法律后果由本人承擔(dān)。本次畢業(yè)設(shè)計(jì)大概持續(xù)了半年，現(xiàn)在終于到結(jié)尾了。再次對(duì)周巍老師表示衷心的感謝。學(xué)友情深，情同兄妹。38