基于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計(jì)方案-資料下載頁(yè)
2025-05-12 23:10本頁(yè)面
【正文】 if(Count==Ktop) Count=0。 else Count=Count+1。 end else begin if(Count==0) Count=Ktop。 else Count=Count1。 end endend //輸出進(jìn)位脈沖carry和借位脈沖borrowassign carry=enableamp。(!dnup)amp。(Count==Ktop)。assign borrow=enableamp。dnupamp。(Count==0)。endmodulemodule IDCounter (IDclock,reset,inc,dec,IDout)。//脈沖增減模塊input IDclock,reset,inc,dec。output IDout。reg IDout。reg inc_new,dec_new,inc_pulse,dec_pulse。reg delayed,advanced,Tff。always @(posedge IDclock)begin if(!inc) begin inc_new=1。 inc_pulse=0。 end else if (inc_pulse) begin inc_new=0。 inc_pulse=0。 end else if (incamp。amp。inc_new) begin inc_pulse=1。 inc_new=0。 end else begin inc_pulse=0。 inc_new=0。 endend always @(posedge IDclock)begin if(!dec) begin dec_new=1。 dec_pulse=0。 end else if (dec_pulse) begin dec_new=0。 dec_pulse=0。 end else if (decamp。amp。dec_new) begin dec_pulse=1。 dec_new=0。 end else begin dec_pulse=0。 dec_new=0。 endend always@(posedge IDclock)begin if (reset) begin Tff=0。 delayed=1。advanced=1。 end else begin if (inc_pulse) begin advanced=1。Tff=!Tff。 end else if(dec_pulse) begin delayed=1。 Tff=!Tff。 end else if (Tff==0) begin if(!advanced) Tff=!Tff。 else if(advanced) begin Tff=Tff。 advanced=0。 end end else begin if (!delayed) Tff=!Tff。 else if(delayed) begin Tff=Tff。delayed=0。 end end end endalways @(IDclock or Tff)begin if (Tff) IDout=0。 else begin if(IDclock) IDout=0。 else IDout=1。 endend endmodule module counter_N (clk, fin, reset, count_N)。//利用clk對(duì)fin脈沖的測(cè)量并給出N值 input clk, fin, reset。 output [14:0] count_N。 reg [14:0] count_N。 reg [15:0] t。 reg t_en。 reg load。 wire t_clr。 always @ (posedge fin )//fin上升沿到的時(shí)候，產(chǎn)生各種標(biāo)志以便后面控制 begin if (reset) begin t_en=0。 load=1。 end else begin t_en=~t_en。 load=~t_en。 end end assign t_clr=~(~fin amp。 load)。always @(posedge clk or negedge t_clr) begin if (!t_clr) t=0。 else if (t_en) begin if (t==65536) t=0。 else t=t+1。 end endalways @ (posedge load) begin count_N=t/2。 //這里取fin周期的一半 endendmodulemodule div_N (clkin,n,reset,clkout)。 //N分頻模塊 input clkin,reset。 input [14:0] n。 output clkout。 reg clkout。 integer count。 always@(posedge clkin) if(reset) begin clkout=0。 count=0。 end else begin if(count=(n/2)1) begin clkout=~clkout。count=0。end else count=count+1。 endendmodule（自編） //因?yàn)槠浔旧砭褪且粋€(gè)簡(jiǎn)單的頂層模塊,在將其作為底層模塊寫入鎖相環(huán)倍頻器頂層模塊的時(shí)候，會(huì)編譯出錯(cuò)而不能簡(jiǎn)單的嵌套，所以將其用語(yǔ)句的形式寫入鎖相環(huán)倍頻器的頂層模塊，從而實(shí)現(xiàn)設(shè)計(jì)的要求。module BP (fin,fout,fc,reset,K)。input fin,fc。 //clk時(shí)鐘100ns(10MHZ）input reset。 //reset高電平復(fù)位input [14:0]K。output fout。 //fout是鎖頻鎖相輸出wire Kout,reset。wire [14:0]N。div_N u1(.clkin(fc),.n(K),.reset(reset),.clkout(Kout))。 counter_N u2(.clk(Kout), .fin(fin), .reset(reset), .count_N(N))。div_N u3(.clkin(fc),.n(N),.reset(reset),.fout(fout),.fin(fout))。endmodule附錄二
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