基于fpga和鎖相環(huán)的信號(hào)發(fā)生器正文畢業(yè)論文(參考版)
2025-06-29 15:02本頁(yè)面
【正文】 在這里，我感謝所有幫助過我和影響過我的人，謝謝你們! 本文參考了大量的文獻(xiàn)資料，在此，向各學(xué)術(shù)界的前輩們致敬！。除此，他們嚴(yán)謹(jǐn)?shù)那髮W(xué)態(tài)度也使我受益匪淺，讓我深深地明白了如何去學(xué)、如何去做。在此，我要對(duì)她表示我最真摯的謝意。在這里，首先我要深深感謝我的導(dǎo)師—王曉芳，從論文的選題到結(jié)構(gòu)安排，從內(nèi)容到文字潤(rùn)飾，從開發(fā)過程中的可行性分析到最終完成工作，他都給了我很大的幫助，付出了大量的心血。致 謝四年的大學(xué)生活即將結(jié)束，在此，我要向在我學(xué)習(xí)期間給予我關(guān)心和幫助的所有老師、同學(xué)和家人表示感謝。 END PROCESS。 WHEN 11=Z=D。 WHEN 01=Z=B。S2。ARCHITECTURE ART OF MUX41 ISSIGNAL S: STD_LOGIC_VECTOR (1 DOWNTO 0)。 Z: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。ENTITY MUX41 IS PORT (S1,S2: IN STD_LOGIC 。 四選一波形選擇器模塊： LIBRARY IEEE。END PROCESS 。 END IF。139。 BEGIN IF CLK39。END ENTITY JSQ。ENTITY JSQ IS PORT(CLK: IN STD_LOGIC。USE 。END ARCHITECTURE ART 。END IF 。039。ELSE FENP:=FENP+1。139。139。BEGIN IF CLK39。END PROCESS 。END IF 。 THEN IF YUFEN=254 THEN YUFEN=20。EVENT AND BUTT=39。BEGIN YUFEN=20。END ENTITY DIGF。ENTITY DIGF IS PORT (BUTT ,CLK :IN STD_LOGIC。參考文獻(xiàn)[1]李翠華. 信號(hào)發(fā)生器的設(shè)計(jì)[J]. 科技廣場(chǎng), 2009, 1: 211~213[2]申彥春, 王歡, 梁延貴. 基于FPGA的信號(hào)發(fā)生器的設(shè)計(jì)[J]. 唐山學(xué)院學(xué)報(bào), 2008, 3: 125~189[3]劉皖, 何道軍, 譚明. FPGA設(shè)計(jì)與應(yīng)用[M]. 北京清華大學(xué)出版社, 2006: 28~69[4]趙雅興. FPGA原理設(shè)計(jì)與應(yīng)用[M]. 天津大學(xué)出版社, 1999: 268~321[5]余勇, 鄭小林. 基于FPGA的DDS正弦信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 電子器件, 2005, 9: 596~599[6]田耘,徐文波. Xilinx FPGA開發(fā)實(shí)用教程[M]. 北京: 清華大學(xué)出版社, 2008, 3: 253~324[7]劉和平等. DSP原理及電機(jī)控制應(yīng)用[M]. 北京: 北京航空航天大學(xué)出版社, 2006. 1~2[8]張獻(xiàn)偉, 任志良, 陳光, 王華. 基于Xilinx FPGA TP CORE的可調(diào)正弦信號(hào)發(fā)生器設(shè)計(jì)[J].電子測(cè)量技術(shù), 2009, 5: 1~4[9] Xilinx. The Programmable Logic Data Book [M]， 1994 Second edition:10~14[10] PREP Benchmarks for Programmable Logic Devices[M], Altera Corp, 1993:122~125附 錄數(shù)字分頻器程序：LIBRARY IEEE。1．分頻器是個(gè)整數(shù)分頻，不能實(shí)現(xiàn)任意頻率。論文的主要成果:，并詳細(xì)闡述了鎖相環(huán)和FPGA設(shè)計(jì)信號(hào)發(fā)生器的方法。在整個(gè)論文期間，既掌握了基于FPGA的硬件電路設(shè)計(jì)與仿真方法，也掌握了常用外圍電路的設(shè)計(jì)，對(duì)基于FPGA的開發(fā)有了更深層次的了解，為以后的科研和工作奠定了堅(jiān)實(shí)的基礎(chǔ)。第6章 總結(jié)及展望 總結(jié)本文在廣泛查找國(guó)內(nèi)外文獻(xiàn)資料的基礎(chǔ)上，通過對(duì)鎖相環(huán)頻率合成技術(shù)和FPGA技術(shù)進(jìn)行深入研究，從理論和實(shí)際兩個(gè)方面入手，以Cyclone系列芯片為核心，設(shè)計(jì)了一個(gè)可以產(chǎn)生正弦波、三角波、鋸齒波和方波的高性能函數(shù)信號(hào)發(fā)生器。 JTAG配置通過JTAG接口，利用QuartusⅡ軟件可以直接對(duì)FPGA進(jìn)行單獨(dú)的硬件重新配置，這種配置方式適合于調(diào)試階段，可以在不掉電的情況下進(jìn)行實(shí)時(shí)修改。FPGA的配置方式主要有三種:主動(dòng)串行配置(AS)、被動(dòng)配置(Ps)和JTAG配置。第5章 硬件配置 FPGA的配置 系統(tǒng)測(cè)試時(shí)要將設(shè)計(jì)好的方案經(jīng)過編譯后產(chǎn)生的配置數(shù)據(jù)文件下載到FPGA芯片中才能進(jìn)行測(cè)試其功能的正確性，所以必須了解FPGA的配置方式。 圖 422由圖中可以看出，DAC904E的14位數(shù)據(jù)線與FPGA的1/0引腳直接連接，時(shí)鐘由FPGA提供。DACGO4E的引腳圖和內(nèi)部框圖如圖421所示。該芯片采用單片+SV或+3V供電，DAC904E的功耗很低，在+5V供電時(shí)功率為170mw，在功率下降模式下，待機(jī)功率只有45mw。 本系統(tǒng)的DAC轉(zhuǎn)換芯片采用Brown公司的DAC904E芯片它是一款14位分辨率的高速數(shù)/模轉(zhuǎn)換器，在20MHz輸出時(shí)具有64dB。 圖416 頂層圖的仿真如圖417，418，419，420。鎖相環(huán)的輸出作為數(shù)字分頻器的輸入，通過數(shù)字分頻器對(duì)此時(shí)鐘進(jìn)行分頻，通過BUTT可以調(diào)節(jié)分頻器的分頻比，分頻之后輸出確定頻率的時(shí)鐘信號(hào)，然后把分頻器輸出的時(shí)鐘分別作為相位計(jì)數(shù)器與存儲(chǔ)波形的ROM的輸入時(shí)鐘，相位計(jì)數(shù)器與 ROM同步工作，具有同步的時(shí)鐘，所以讀取的數(shù)都是MIF文件中的坐標(biāo)。圖415將所有模塊按照各自的功能連接之后，就能夠?qū)崿F(xiàn)此次設(shè)計(jì)的基本功能，其頂層原理圖如圖416所示。波形選擇器圖414 通過仿真圖可以看出波形選擇器的功能能夠?qū)崿F(xiàn)。功能模塊如圖414。波形選擇模塊是用來(lái)選擇輸出的波形，即控制波形之間的切換，由于本設(shè)計(jì)是四種波形，所以用四選一數(shù)據(jù)選擇器控制波形的變換。波形數(shù)據(jù)存儲(chǔ)ROM模塊 圖 413基本定義：多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。圖410圖 411MIF文件 圖 412生成后的模塊如圖413。先在元件庫(kù)中調(diào)用一個(gè)ROM元件，然后設(shè)置它的位寬與位數(shù)，這兩個(gè)參數(shù)都是與MIF文件中的數(shù)據(jù)相關(guān)的，選擇之后點(diǎn)擊下一步就會(huì)出現(xiàn)添加MIF文件的窗口。此模塊用到元件庫(kù)中的ROM模塊，在ROM中添加正弦波的數(shù)據(jù)MIF文件，MIF文件是用Guagle_wave軟件直接生成的。圖 49 波形發(fā)生模塊 波形發(fā)生器工作原理 波形發(fā)生器中存儲(chǔ)著波形數(shù)據(jù)，當(dāng)輸入時(shí)鐘信號(hào)和相位信號(hào)，并且兩種信號(hào)是同步的，波形發(fā)生開始輸出發(fā)生器中存儲(chǔ)的數(shù)據(jù)。 相位計(jì)數(shù)器模塊 圖48 時(shí)序仿真如下圖49。功能模塊如圖48。ROM中的數(shù)據(jù)是8*256的，所以計(jì)數(shù)器應(yīng)該為256計(jì)數(shù)器。很顯然，3位數(shù)的計(jì)數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。計(jì)數(shù)器可以用來(lái)顯示產(chǎn)品的工作狀態(tài)，一般來(lái)說主要是用來(lái)表示產(chǎn)品已經(jīng)完成了多少份的折頁(yè)配頁(yè)工作。分頻器仿真圖46分頻器仿真 圖47 相位計(jì)數(shù)器模塊計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。當(dāng)控制鍵有變
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