【正文】 。此外，系統(tǒng)未能實現(xiàn)對信號幅值和直流偏移量得可數(shù)控調(diào)節(jié)，這也是設計的不足之處。本設計完成了預定的所有功能，但由于時間倉促，本設計還有許多需要完善和改進的地方。第6章 總結本文結合DDS波形發(fā)生器的設計和實現(xiàn)，從理論和實際兩個方面，對數(shù)字直接頻率合成技術進行了研究。第二部分則是對本系統(tǒng)進行測試，主要觀察了輸出波形是否與所選波形對應，以及輸出頻率與給定頻率是否接近。表51所示為DDS信號發(fā)生器實測頻率與給定頻率對照表。 系統(tǒng)主要功能指標測試用存儲示波器測量反相放大器模擬輸出端的正弦波信號、方波信號、三角波信號，測試頻率為100KHz時候輸出結果如圖5圖52和圖53所示。步驟三：按A+鍵和A鍵，用示波器觀測C8051F360單片機D/A轉(zhuǎn)換器模擬輸出引腳電平是否變化，模擬放大電路輸出信號的幅值有無變化。如果波形顯示正常，但是輸出頻率和給定頻率誤差較大，重點檢查 單片機中頻率字傳送子程序和FPGA內(nèi)部頻率字寄存器邏輯電路有無錯誤。步驟二：通過鍵盤輸入給定頻率，用示波器觀測告訴D/A輸出波形，波形顯示是否正常，頻率是否正確。程序運行時顯示圖45中的頁面1。第5章 系統(tǒng)測試將FPGA內(nèi)部的完整設計（地址譯碼器、編碼式鍵盤接口、LCD接口、DDS子系統(tǒng)）通過USBBlaster下載電纜下載到FPGA之中。圖47 系統(tǒng)主程序流程圖 本章小結本章主要介紹了DDS信號發(fā)生器的實現(xiàn)過程，開頭部分講述了包括DDS信號發(fā)生器的原理圖，材料選擇的比較以及重點模塊的介紹。單片機系統(tǒng)主程序見附件。由于鍵盤輸入的給定頻率值為非壓縮型BCD碼，應先將其轉(zhuǎn)化為二進制數(shù)，再根據(jù)公式（25）將給定頻率值轉(zhuǎn)化成為4字節(jié)的頻率控制字。由于輸入給定頻率的位數(shù)允許在1~7位變化，程序設計師通過Hz鍵來結束給定頻率的輸入，因此Hz鍵不但用來顯示頻率的單位，也能起到確認鍵的功能。主程序初始化時，將波形選擇模式和頻率輸入模式標志位均清零。在頻率輸入模式下，0鍵到9鍵用于輸入給定的頻率值。在波形選擇模式下，0~2鍵用于選擇輸出波形。由于0~2鍵不但用于輸入給定頻率，而且用來選擇輸出波形。主程序首先完成堆棧指針設置，C8051F360內(nèi)部資源初始化，LCD模塊初始化。在確定主程序和鍵盤中斷服務程序的功能時有兩種方案：一種方案是主程序只完成初始化，將鍵盤讀入和處理全部由鍵盤中斷服務程序完成；另一種方案是主程序完成初始化和鍵值處理功能，而鍵盤中斷服務程序只完成鍵值讀入。0鍵~9鍵用于輸入頻率，期中0鍵~3鍵還用于選擇輸出波形；Hz鍵用于輸入給定頻率的確認鍵；波形選擇鍵用于選擇波形；A+鍵用于增加信號幅值，A鍵用于減少信號幅值，D+鍵用于增加直流偏移量，D鍵用于減少直流偏移量。由于按鍵數(shù)量比較多，鍵盤采用4X4矩陣式鍵盤。為了操作方便，允許輸入給定頻率的位數(shù)在1~7位之間，用Hz鍵結束。頁面1為初始化顯示頁面，頁面2為波形選擇頁面，在給定頻率輸入頁面中，7個小方框所顯示的位置用于顯示輸入給定的頻率值。從軟件的總體結構來看，單片機控制軟件是一種單線程、鍵盤功能的分支程序。頻率字寄存器模塊的原理圖如圖44所示：圖44 頻率字接受模塊頂層圖 單片機控制軟件設計DDS信號發(fā)生器采用FPGA等硬件來完成高速波形的產(chǎn)生任務，其工作不需要單片機過多的干預。為了保證數(shù)據(jù)的可靠傳送，片選信號CS20~CS23必須與寫信號相或后送入寄存器時鐘輸入端。（4）頻率字寄存器模塊由于DDS的頻率字采用32位字寬，因此，頻率字寄存器由4個8位寄存器構成。語句acc=acc+freqin實現(xiàn)頻率字累加功能，并且因為要在下一時鐘到來時才能進行下一次累加，所以也同時實現(xiàn)了累加寄存器功能。 romaddr=acc(31 downto 24)。 頻率字累加，寄存 end if。139。begin process(clk) begin if(clk39。 8位相位累加器輸出end phase_acc。 系統(tǒng)時鐘 freqin:in std_logic_vector(31 downto 0)。use 。use 。相位累加器的設計可以直接采用LPM宏單元庫中的LMP_ADD_SUB宏單元，也可以用VHDL語言自行設計。 end process。)then q=d。architecture one of DLATCH8 isbegin process(clk,d) begin if(clk=39。 q:out std_logic_vector(7 downto 0) )。地址鎖存器的VHDL程序為：port( clk:in std_logic。（2）地址鎖存模塊C8051F360單片機P1口分時送出低8位地址和8位數(shù)據(jù)信息。相位累加器的輸出地址在CLK0的上升沿時刻發(fā)生改變，由于CLK1與CLK0反相，保證在CLK1上升沿時刻，Addr[31..24]于穩(wěn)定狀態(tài)。讀端口的輸入輸出信號也是與同步時鐘CLK1同步。當單片機執(zhí)行外部數(shù)據(jù)存儲器寫指令時，并行總線上的數(shù)據(jù)，地址，寫信號通過同步時鐘CLK1的上升沿送入雙口RAM的存儲體，完成將波形數(shù)據(jù)寫入指定的存儲單元。圖43中的雙口屬于簡單的雙端口RAM，有一個獨立的寫端口和一個獨立的讀端口。圖中DLATCH8為8為地址鎖存器、frew為頻率字寄存器、PHASEACC為相位累加器、LMPRAMDP為雙口RAM：圖43 DDS子系統(tǒng)頂層原理圖（1） 波形數(shù)據(jù)存儲器波形數(shù)據(jù)存儲器的功能是：一方面，單片機能夠通過并行總線將波形數(shù)據(jù)寫入存儲器，另一方面，在相位累加器輸出地址控制下將波形數(shù)據(jù)依次送給高速D/A。雙口RAM中的一個端口與單片機總線相連，接受來自單片機的256字節(jié)波形數(shù)據(jù)，另一個端口與D/A轉(zhuǎn)換器相連。根據(jù)DDS原理圖可知，DDS子系統(tǒng)由頻率字寄存器、相位累加器、波形數(shù)據(jù)存儲器幾個部分組成。 FPGA內(nèi)部DDS子系統(tǒng)的設計FPGA內(nèi)部邏輯分為四個部分：地址譯碼電路、4X4鍵盤接口、DDS子系統(tǒng)、LCD模塊接口。3%?？紤]到差分輸出信號仍可能含有少量直流分量，在反相放大器后設計了一個直流偏移量調(diào)節(jié)電路，該直流偏移量調(diào)節(jié)電路由數(shù)字電位器實現(xiàn)。另在LT66005的外部電路中需外接阻值較大的兩個電阻，以防治濾波器內(nèi)部差分電路增益過大引起的輸出波形飽和失真。濾波電路針對高速D/A輸出信號進行濾波，將輸出信號中高頻分量通過低通濾波器濾去，得到相對純凈的波形信號。 模擬部分電路設計該DDS信號發(fā)生器的模擬部分包括濾波電路、信號放大器電路和驅(qū)動電路。其中地址譯碼器用來產(chǎn)生外部數(shù)據(jù)存儲器和I/O接口的片選信號，LCD模塊LCD12864與單片機之間采用并行接口將單片機處理后的數(shù)據(jù)顯示出來，44鍵盤接口電路包括分頻電路、鍵盤掃描電路、行值編碼器和消抖電路實現(xiàn)按鍵轉(zhuǎn)換成二進制編碼、鍵值數(shù)據(jù)端口與單片機總線接口連通、鍵值有效時的中斷信號和消抖功能，DDS子系統(tǒng)由頻率字寄存器、相位累加器、波形數(shù)據(jù)存儲器