【正文】 當(dāng)某段驅(qū)動(dòng)電路的輸出端為低電平時(shí)，則該端所連接的字段導(dǎo)通并點(diǎn)亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。數(shù)碼管分為共陰極和共陽(yáng)極兩種結(jié)構(gòu)。 Key9—Key16為控制相位的按鍵 ， Key8—Key16是從低位到高位的控制鍵。如圖 37 所示 。 xx 大學(xué)學(xué)士學(xué)位論文 22 圖 36 電源模塊電路連接圖 鍵盤輸入電路 在本系統(tǒng)中，波形控制數(shù)據(jù)通過(guò)鍵盤輸入，實(shí)現(xiàn)對(duì)諧波信號(hào)的頻率、相位的控制 。 電源電路 在所設(shè)計(jì)的電路中用到了兩種電源， +5V和 +。這個(gè)并聯(lián)諧振電路加到一個(gè)負(fù)反饋電路中就可以構(gòu)成正弦波振蕩電路，由于晶振等效為電感的頻率范圍很窄，所以即使其他元件的參數(shù)變化很大，這個(gè)振蕩器的頻率也不會(huì)有很大的變化。 時(shí) 鐘電路 晶振是晶體振蕩器的簡(jiǎn)稱，在電氣上它可以等效成一個(gè)電容和一個(gè)電阻并聯(lián)再串聯(lián)一個(gè)電容的二端網(wǎng)絡(luò)，這個(gè)網(wǎng)絡(luò)有兩個(gè)諧振點(diǎn)，以頻率的高低分其中較低的頻率是串聯(lián)諧振，較高的頻率是并聯(lián)諧振。 LM3886電路的封裝型式有絕緣型和非絕緣型。 在低頻時(shí)呈低阻抗，短路電阻 R54，有利于低頻諧波信號(hào)的通過(guò) 。 R5 C11為阻抗補(bǔ)償，消除高頻自激，使輸出曲線高頻段平直穩(wěn)定。 R50為靜音電阻， C9為靜音電容，設(shè)定開關(guān)靜音功能的較大的時(shí)間常數(shù)。該電容也能抑制來(lái)自熒光燈等產(chǎn)生的外部電磁開關(guān)噪聲。 R48：防止在欠壓電路關(guān)閉時(shí)，由于電路的低輸入阻抗，造成電流從放大器的同相輸入端進(jìn)入并通過(guò)負(fù)載，使系統(tǒng)掉電。 圖 35 功率放大電路原理圖 xx 大學(xué)學(xué)士學(xué)位論文 21 電路的外圍元件作簡(jiǎn)要的說(shuō)明。 LM3886的最大特點(diǎn)是自身保護(hù)功能齊全，無(wú)需外接各種保護(hù)電路，它內(nèi)含SPIKE(自身瞬時(shí)溫度 )保護(hù)電路，對(duì)輸出級(jí)晶體管的安全工作區(qū) (SOA)進(jìn)行動(dòng)態(tài)檢測(cè)和保護(hù)，從而全面實(shí)現(xiàn)過(guò)壓、欠壓、過(guò)載、輸出短路、熱失控和瞬時(shí)溫度沖擊等保護(hù)功能 。 ，互調(diào)失真僅為 %。 150W。28V時(shí)，連續(xù)平均輸出功率 30W； 當(dāng) 負(fù)載 為 8? ， Vcc=177。其主要性能如下： 負(fù)載 為 4? ， Vcc=177。 LM3886是美國(guó)國(guó)家半導(dǎo)體有限公司推出的一款中功率、高性能音頻功率放大器。因此，在幅度調(diào)節(jié)電路后面加上了功率放大電路，從而實(shí)現(xiàn)輸出信號(hào)功率的提高。 圖 34 幅度調(diào)節(jié)電路原理圖 功率放大電路 由于本系統(tǒng)作為一個(gè)信號(hào)源，必須有較大的輸出功率才可應(yīng)用到實(shí)際工程中。 因此，采用 40K歐 的電位器對(duì)放大倍數(shù)進(jìn)行調(diào)節(jié)。 在本系統(tǒng)中， MAX439的輸入端口 (IN+)接收來(lái)自 數(shù)模轉(zhuǎn)換 器的輸出信號(hào)。 MAX439的主要性能特點(diǎn)是高精度低噪聲，尤其是在閉環(huán)增益為 5或更大時(shí)性能表現(xiàn)穩(wěn)定。 表 32 THS5651A各引腳功能定義 引腳 I/O 功能 序號(hào) 符號(hào) 20 AGND I 模擬接地端返同內(nèi)部模擬電路 24 AVDD I 模擬電源電壓正極 (—) 18 BIASJ O 全比例輸 出 電流偏壓 28 CLK I 外部脈沖輸入端，脈沖上升沿輸入 數(shù)據(jù)鎖存 19 COMPl I 補(bǔ)償和 去 耦 節(jié) 點(diǎn)，需要 AVDD端 23 COMP2 I 內(nèi)部微型柵極電流節(jié)點(diǎn)，需要 AVDD端 1—10 D9—D0 I 數(shù)據(jù)位 1—10， D9是最高位 (MSB)D0是最低位 (LSB) 26 DGND I 數(shù)字接地返 回 內(nèi)部數(shù)字邏輯電路 27 DVDD I 數(shù)字電源電壓 正 極 (—) 17 EXITO I/O 內(nèi)部參考電壓無(wú)效時(shí)， EXTLO=AVDD，用作外部參考電壓輸出； EXTLO=AGND時(shí)，用作內(nèi)部參考電壓輸出，用作輸出時(shí) ，需要 耦電容接 AGND 16 EXITLO O 內(nèi)部參考電壓接地，連接 AVDD，內(nèi)部參考 電壓 無(wú)效 22 IOUTl O DAC電流輸出，當(dāng)所有輸入位置 1時(shí)，為全比例電流 21 IOUT2 O 補(bǔ)償 DAC電流輸出，當(dāng)所有輸入位置 0時(shí)，為全比例電流 25 MODE I 模式選擇端，內(nèi)部 下 拉，如果引腳浮空或連接 DGND，模式 0被選中 11—14 NC N 不連接 15 SLEEP I 硬件異步斷電輸入端，高電平有效，內(nèi)部下拉，需要 5us斷電， 3ms上電 xx 大學(xué)學(xué)士學(xué)位論文 19 幅度調(diào)節(jié)電路 由于該系統(tǒng)最終輸出信 號(hào)的幅度范圍很大 ()，而數(shù)字合成部分的輸出信號(hào)幅度僅為 (以輸出電流典型值 10mA外接電阻 50歐為準(zhǔn) )，達(dá)不到設(shè)計(jì)要求的動(dòng)態(tài)范圍，因此需要對(duì)輸出信號(hào)進(jìn)行幅度放大。 THS5651A是一款10位高速 D/A轉(zhuǎn)換芯片，其主要性能如下： COMMS DAC產(chǎn)品家族成員； ； ； ； ： 62dBc； /保持時(shí)間 lns； ： 2—20Ma； ； 3V和 5V兼容的 COMMS數(shù)字接口； Twos補(bǔ)碼輸入； ： 175mW/5V； ： 25mw/5V； THS5651A采用 28腳 SOIC和 TSSOP封裝，其引腳分布圖如圖 33 所示。在本系統(tǒng)中，數(shù)模轉(zhuǎn)換器將 FPGA芯片輸 出的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào) 。 其電路圖如圖 32 所示。RAM 塊 (128*36 位 ) 13 20 52 64 總 RAM 位 59904 92160 239616 294912 鎖相環(huán) (PLL) 1 2 2 2 最大用戶 I/O 引腳 104 185 249 301 本方案采用 Altera公司的 Cyclone系列 FPGA的 EPlCl2Q240C8N， 它的系統(tǒng)門密度為 300000， 邏輯單元數(shù)量為 12060，且內(nèi)置 512K的 SRAM， 4M的 SDRAM以及 4M的 FLASH。 Cyclone系列器件的主要特點(diǎn)如下： 291020200個(gè)邏輯單元； 294912比特 (36864字節(jié) )的 RAM空間； ； LVTTL、 VCMOS、 STL2和 SSTL3 I/O標(biāo)準(zhǔn)； 66/33MHz， 64/32位 PCI標(biāo)準(zhǔn)； (640Mb/s)LVDS I/O 接口； (311Mb/s)LVDS I/O接口； 311Mb/s RSDS I/O接口； 2個(gè)鎖相環(huán)，用于實(shí)現(xiàn)時(shí)鐘倍頻和相移等功能； 8個(gè)全局時(shí)鐘線并在每個(gè) 2AB行有 6個(gè)時(shí)鐘資源； ，包括 DDR SDRAM(133MHZ)、 FCRAM以及單倍 數(shù)據(jù) 速 (SDR)SDRAM等； ALTRERA公司及其第三方合作伙伴 (AMPP)提供的 IP功能模塊 [13]。 Altrera的 Nios嵌入式處理器和豐富的 IP庫(kù)也可以用于 Cyclone器件的開發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。可以先把 FPGA焊接在印刷電路板上，然后再設(shè)計(jì)調(diào)試具體的電路硬件邏輯關(guān)系，而不必改變電 xx 大學(xué)學(xué)士學(xué)位論文 16 路板的結(jié)構(gòu)，從很大程度上提高了數(shù)字系統(tǒng)設(shè)計(jì)的效率，縮短了開發(fā)周期，F(xiàn)PGA的這種功能稱為在系統(tǒng)配置。 FPGA內(nèi)部一般包括可編程邏輯模塊 CLB、可編程輸入輸出模塊 IOB和可編程內(nèi)部連線，豐富的觸發(fā)器資源 有利于設(shè)計(jì)復(fù)雜的時(shí)序邏輯。其工作過(guò)程是 ：首先用戶通過(guò)鍵盤向 FPGA芯片輸入控制字，同時(shí) LED顯示輸入的數(shù)據(jù) ； 接著FPGA對(duì)接收到的控制字進(jìn)行 DDS數(shù)據(jù)處理，并將波形幅值數(shù)據(jù)送到 D/A轉(zhuǎn)換器 ； 數(shù)據(jù)經(jīng)過(guò) D/A轉(zhuǎn)換后，再由幅度調(diào)節(jié)電路進(jìn)行信號(hào)幅度的放大，最后由功率放大電路實(shí)現(xiàn)信號(hào)功率的放大。系統(tǒng)硬件結(jié)構(gòu)圖如圖 31 所示。 本章小結(jié) 在本章中，詳細(xì) 闡述 了 DDS 技術(shù)的原理和基本結(jié)構(gòu) ，并對(duì) DDS 系統(tǒng)的頻譜進(jìn)行了分析，最后提出了 DDS 的優(yōu)缺點(diǎn)。 由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。目前市場(chǎng)上采用 CMOS、 TTL、 RCL 工藝制作的 DDS 工藝片，工作頻率一般在幾十 MHz 至 400MHz 左右。 xx 大學(xué)學(xué)士學(xué)位論文 14 由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。另外，只要在 DDS 的波形存儲(chǔ)器存放小同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。 改變 DDS 輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。只要增加相位累加器的位數(shù) N 即可獲得任意小的頻率分辨率。 DDS 的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí)，比使用其它的頻率合成方法都要短幾個(gè)數(shù)量級(jí)。因此頻率轉(zhuǎn)換時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。 DDS 是一個(gè)開環(huán)系統(tǒng)，無(wú)任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時(shí)間極短。 DDS 的優(yōu)點(diǎn)和不足 由于 DDS 采用了不同于傳統(tǒng)頻率合成方法的全數(shù)字結(jié)構(gòu)，所以 DDS 技術(shù)具有傳統(tǒng)信號(hào)合成方法所不具備的許多優(yōu)點(diǎn)： 輸出頻率帶寬為 50%fc(理論值 )。此外，系統(tǒng)參考時(shí)鐘泄漏 、電源引起的噪聲干擾和外來(lái)電磁千擾等均可引起 DDS 雜散指標(biāo)的惡化，這些因素并非 DDS 固有雜散，可在系統(tǒng)中通過(guò)電路設(shè)計(jì)進(jìn)行優(yōu)化。 DAC的設(shè)計(jì)對(duì)毛刺的大小有很大影響，設(shè)計(jì)時(shí)應(yīng)當(dāng)考慮上升沿、下降沿轉(zhuǎn) xx 大學(xué)學(xué)士學(xué)位論文 13 換速率的差別，采用去時(shí)滯及使內(nèi)部傳輸延遲匹配的寄存器，并使器件的主要位分段，這樣可使毛刺引起的雜散達(dá)到最小。 (glitch)引起的雜散 DAC的毛刺表示 DAC兩個(gè)輸出電平之間的暫態(tài)響應(yīng)的大小，通常以暫態(tài)響應(yīng)區(qū)域所決定的面積來(lái)表征。由于 DNL和 INL的存在，使得查表所得 的幅度序列從 DAC的輸入到輸出要經(jīng)過(guò)一個(gè)非線性 的過(guò)程 .于是就會(huì)產(chǎn)生有用信號(hào) 0f 的諧波分量。 DAC的非線性是不可避免。另一方面也是最主要的影響，是由于實(shí)際中的 DAC器件的非線性特性、瞬間毛刺等非理想轉(zhuǎn)換特性在輸出頻譜中產(chǎn)生了雜散。 DAC 轉(zhuǎn)換誤差產(chǎn)生的雜散 DDS可在一定頻率范圍的系統(tǒng)時(shí)鐘下工作，當(dāng) DDS系統(tǒng)時(shí)鐘頻率選取較高時(shí)， DAC轉(zhuǎn)換誤差對(duì) DDS輸出頻譜的影響也變得較大，這時(shí) DAC轉(zhuǎn)換誤差引起的雜散信號(hào)電平會(huì)高于另外兩種主要雜散來(lái)源。與相位 截?cái)嗾`差類似，其結(jié)果也相當(dāng)于周期性地引入了一個(gè)量化誤差，并且當(dāng) DDS的系統(tǒng)時(shí)鐘頻率等于正弦波頻率的整數(shù)倍時(shí)，周期性更為明顯，因而最終也會(huì)帶來(lái)一定的諧波。一般來(lái)說(shuō)， DDS數(shù)模轉(zhuǎn)換器 DAC幅度量化位數(shù)與 ROM單元字長(zhǎng)相同，也為 DBit，顯然用 DBit來(lái)表示幅度值就必然存在幅度量化誤差。具體方法為 ： 相位累加器的輸出先與一個(gè)隨機(jī)數(shù)相加，然后用相加之和的高 W位作為地址去尋址 ROM，經(jīng)過(guò)加擾后的誤差序列將原來(lái)有規(guī)律的誤差序列 ? (n)轉(zhuǎn)換成為近似高斯分布的隨機(jī)序列，使原來(lái)的有規(guī)律的雜散分量轉(zhuǎn)換為隨機(jī)的相位噪聲。 由相位截?cái)嗟姆治隼碚摽芍?，在相位截?cái)嗲闆r下， DDS輸出頻譜中含有雜散分量，其根本原因在于相位截?cái)嗾`差 ? (n)是一個(gè)周期序列 。由相位截位引起的最大雜散 max? 為 ： dBNBNB )( a x ??? ?? （ 2— 12） 由此可見 ，舍位 B每減少一位，能對(duì)雜散性能改善約 6dB。 當(dāng)尋址 ROM的地址線只取相位累加器輸出地址線的高 W位，即舍棄了低B=NW位時(shí)，應(yīng)有 ： )22]2[2s in ()( NBBnKnS ??? π （ 2— 8） 其中 [x]表示對(duì) x作不大于 x的取整運(yùn)算。因?yàn)?DDS的輸出通常都是正弦信號(hào)，因此它的相位截?cái)嗑哂忻黠@的周期性，尤其是當(dāng)系統(tǒng)時(shí)鐘頻率是輸出正弦波頻率的整數(shù)倍時(shí)，這種周期性就更加明顯。因此，常使用高 W位來(lái)尋址，舍去低的 B=NW位的相位截?cái)喾椒?。由式 cN ff ??? ?2min ，取較大的 N值，可以做到極高的頻率分辨率，實(shí)際中往往取相位累加器的寬度 N=32。 相位截?cái)喈a(chǎn)生的雜散 在 DDS技術(shù)中，為 了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。 幅 度頻 率 M H z0 3 0 6 09 0 1 2 0abcdefg 圖 23 DDS 的幅度量化過(guò)程 DDS的數(shù)字化處理技術(shù)體現(xiàn)了頻率分辨率高、輸出相位連續(xù)、頻率轉(zhuǎn)換時(shí)間短、便于集成可編程等優(yōu)越性能，但同時(shí) DDS的全數(shù)字結(jié)構(gòu)也帶來(lái)了不利因素，豐富的雜散隨著主頻率一起輸出，使得降低雜散設(shè)計(jì)成為一個(gè)系統(tǒng)必須考慮的問(wèn)題。時(shí)域卷積對(duì)應(yīng)頻域相乘，可見，理想 DAC只是改變信號(hào)輸出頻譜的幅度和相位，并不增加新的頻率點(diǎn)，因此，理想 DDS情況下輸出信號(hào)在 [0, cf /2]內(nèi)無(wú)雜散。因此，在采樣頻率大于兩倍的被采樣信號(hào)帶寬時(shí)，在 [— cf /2, cf /2]頻帶內(nèi)并沒(méi)有引入新的頻率點(diǎn)。根據(jù) Nyquist采樣定理，采樣頻率 c? 必須大于兩倍的被采樣