【正文】 信號頻率 xx 大學學士學位論文 10 m? ，這樣才不會發(fā)生混疊現(xiàn)象而無法恢復原信號， DDS的最高輸出頻率 max0f 應小于 cf /2。理想狀態(tài)時的 DDS 應滿足以下三個條件： ROM 尋址的相位值沒有經(jīng)過舍位，即 B= NM =0； ROM 中所存儲的量化正弦幅度值用無限長的二進制代碼來表示； 的分 辨率無窮大，并且 DAC 具有理想的數(shù)模轉換特性 [7]。 DDS 中除了濾波器以外，幾乎所有的部件都屬于數(shù)字信號處理部件，系統(tǒng)易于集成，功耗低，體積小，重量輕 [6]。 由于 DDS信號的頻率、相位、幅度均可由數(shù)字信號控制，所以可以通過預置內部相位累加器的初始值來精確控制輸出信號，調幅時直接在 ROM表輸出端對幅度進行控制，調相時在相位累加器輸出端直接加上調制信號即可，調頻可通過頻率控制字進行，在進行 CHIRP調制時，也只需在頻率控制字前再加 一個累加器即可。 其影響因素有內部數(shù)控振蕩器內的工藝結構、數(shù)模變換及其它可能的信號處理步驟產(chǎn)生的時延，其中數(shù)字信號處理部分的時延與時鐘周期相關。 xx 大學學士學位論文 9 DDS 的工作特點 DDS 的原理使其具備了以下優(yōu)良的工作特點 ： 如前所述 ， DDS的分辨率在 cf 固定時，取決于相位累加器的位數(shù) N，只要 N取足夠大，理論上可以獲得相應的頻率分辨精度，這在傳統(tǒng)的頻率合成方法上是難以實現(xiàn)的。 DAC有電壓和電流輸出兩種，其輸出的信號并不能真正連續(xù)可變，而是以其絕對分辨率為最小單位的，所以其輸出實際上是一個階梯模擬信號。而且，容量壓縮還可以使我們使用更大的 m和 M值，進而使 DDS的雜散性能獲得提高。若 m=12， M=8，可以算出 ROM的容量為 32768bit。 N 比 特 加 法 器N 比 特 相 位寄 存 器參 考 時 鐘N b i t sN b i t sM b i t sN b i t s頻 率 控 制 字頻 率 輸 出 字 圖 22 相位累加器的基本結構 (ROM) DDS查詢表所存儲的數(shù)據(jù)是每一個相位所對應的二進制數(shù)字正弦幅值，在每一個時鐘周期內，相位累加器輸出序列的高 m位對其進行尋址，最后的輸出為該相位相對應的二進制正弦幅值序列 。若當前相位累加器的值為 ?n，經(jīng)過一個時鐘周期后變?yōu)???1n，則滿足 ： ??1n=?n+K （ 2— 3） 由式 （ 2— 3） 可見， ?n為一等差數(shù)列，不難得出 ： ?n =nK+?0 （ 2— 4） 其中 ?0為相位累加器的初始相位值。 模塊 DAC實現(xiàn)將 NCO產(chǎn)生的數(shù)字幅度值高速且線性地轉變?yōu)槟M幅度值，DDS產(chǎn)生的混疊干擾由 DAC之后的低通濾波器濾除。 DDS 的結構 DDS的基本結構包括相位累加器 (PD)、正弦查詢表 (ROM)、數(shù)模轉換器(DAC)和低通濾波器 (LPF)，其中 DDS從頻率寄存器開始到波形存儲表的數(shù)字部分通常也可稱作數(shù)控振蕩器 (NCONumerical Control Oscillator)。 由于 ROM表的規(guī)模有限，相位累加器一般僅取高位作為尋址地址送入正弦查詢表獲得波形幅度值。 可見 K和時鐘頻率 cf 共同決定著 DDS輸出信號 of 的頻率值，它們之間的關系滿足 ： of =K/ N2 cf? （ 2— 1） 當 K=1時， DDS為最小頻率輸出，則 DDS的最小頻率分辨率可達 ： minf? =1/ N2 cf? （ 2— 2） 由 式 （ 2— 2） 可 知 ， DDS相當于一個小數(shù)分頻器。 當 DDS中的相位累加器計數(shù)大于 N2 時，累加器自動溢出最高位，保留后面的 N比特數(shù)字于累加器中，即相當于做模余運算。 頻 率 字控 制 器相 位 寄 存 器 正 弦 查 詢 表 數(shù) 模 轉 換 器 低 通 濾 波 器參 考 時 鐘 源頻 率 控 制 字( F S P )M S BL B SKN m Mf o相 位 累 加 器N C Of c 圖 21 DDS 的原理框圖 圖 21中 ， cf 為參考時鐘頻率 ， CT =1/ cf ； of 為輸出頻率 ， To =1/ of ； K為 xx 大學學士學位論文 7 頻率控制字， N為相位累加器的字長， m為 ROM地址線位數(shù)， M為 ROM數(shù)據(jù)線位數(shù)，即 DAC的位數(shù)。 DDS的原理框圖如圖 21 所示。改變頻率控制字時，相位增量發(fā)生變化，取樣值的周期隨之而變，從而合成所需頻率。這種關系可以通過一片存有查詢表的 ROM很容易地實現(xiàn)，該查詢表的地址線對應相位信息，數(shù)據(jù)線對應幅度信息。下面，通過從相位出發(fā)的正弦函數(shù)產(chǎn)生描述 DDS的概念。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉換時間和低相位噪聲的頻率信號，而且結構簡單集成度高。 xx 大學學士學位論文 6 第 2章 DDS 技術 DDS 頻率合成的原理與結構 直接數(shù)字式頻率合成技術 (DDS)是近年來隨著數(shù)字集成電路和計算機的發(fā)展而迅速發(fā)展起來的一種新的頻率合成技術。其中的采用 芯片 FPGA 實現(xiàn)正弦信號發(fā)生器的功能。結合DDS 的基本原理和 FPGA 的結構及特點，設計的系統(tǒng)由 FPGA 芯片，數(shù)模轉換器，幅度調節(jié)電路，功率放大電路和輸入、顯示電路組成。而且 FPGA芯片支持系統(tǒng)現(xiàn)場修改和調試，性能也基本能滿足絕大多數(shù)系統(tǒng)的使用要求，所以，將 DDS設計嵌入到 FPGA芯片所構成的系統(tǒng)中，將使系統(tǒng)具有很高的性價比。 采用 FPGA設計實現(xiàn) DDS電路的可行性和可靠性，也更為靈活，可根據(jù)需要進行接口和控制方式的修改，只要改變 FPGA中 ROM表的數(shù)據(jù)， DDS電路就可以產(chǎn)生任意的波形。 在 FPGA中，相位累加器和相位調制器都可通過加法器來實現(xiàn)。 采用 FPGA設計，首先其輸入、輸出接口方案都需要仔細考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、 I/O位置等，以及和外圍電路的接口及控制 xx 大學學士學位論文 5 時序、控制方式等。而且其都支持主流的硬件編程語 言 VHDL和 Verilog。 FPGA內部功能都是用 Verilog語言 實現(xiàn) 。 對它的設計采用流水線的操作方式，從而提高了加法器的效率 。 相位累加器設計的好壞將直接影響到整個系統(tǒng) 的性能 。 將高速的DDS模塊單獨生成原理圖，將低速的單片機接口模塊生成另外一個原理圖，再將兩個原理圖重新建立工程，這樣就優(yōu)化功能解決了跨時鐘問題 。 FPGA在 DDS技術實現(xiàn)中的應用對于 DDS系統(tǒng)數(shù)字部分的設計，首先會遇到在 FPGA設計中非常典型的跨時鐘傳輸?shù)膯栴}，單片機的輸出時鐘是 ps級的，而FPGA中的數(shù)字系統(tǒng)卻是 ns級的，傳輸速度的匹配直接影響到了輸入控制字的穩(wěn)定 。因此， ROMLESS的 DDS設計方法的研究很有必要，并將得以廣泛的發(fā)展。我國對 DDS的研究相對較晚，研究實現(xiàn)高速，高精度的 DDS存在大量的困難。 ROMLESS設計方法在早期的 DDS設計中受到限制，隨著微電子技術的發(fā)展，現(xiàn)在已經(jīng)成為實現(xiàn) DDS設計的主要方法之一，這種方法主要利用函數(shù)近似計算方式實現(xiàn)相幅轉換，主要有 CORDIC算法，多項式插值法等，其中多項式插值法由于算法簡單，便于實現(xiàn)高速，低功耗的 DDS設計，被廣泛研究。因此有必要提出一種新穎的數(shù)字頻率合成方式來滿足其對 DDS的更高性能指標的要求。位寬越大，精度越高，ROM的容量就大。其工作速度主要受 ROM和 DAC的限制，使得 DDS輸出最高頻率有限 。 為了提高 DDS輸出頻率，一方面結合其它的頻率合成方法來擴展輸出頻率，最常用且最有效的是 DDS+PLL組合式頻率合成器，這種方法結合了兩個合成 方法的優(yōu)點，這也是頻率合成器發(fā)展的一個方向 ；另一方面利用先進的技術不斷提高 DDS芯片本身的工作頻率。 DDS 研究現(xiàn)狀及意義 由于 DDS具有其他合成 技術不具備的優(yōu)點，短短的幾十年內，隨著理論的不斷完善和集成電路 的技術發(fā)展， DDS走向工業(yè)應用和商品化。 直接數(shù)字頻率合成器是一種新型的頻率合成技術，具有如下優(yōu)點 ： ，輸出 頻點多 ； ，可達 us量級 ； ； ； ； ； ，便于集成，體積小，重量輕 。 1971年， 39。但頻率改變時的穩(wěn)定時間較長，不適合于頻率快速變化的場合下使用。通過改變不同的分頻比實現(xiàn)不同的頻率輸出。 xx 大學學士學位論文 3 第二代是鎖相式頻率合成器 ， 鎖相式頻率合成是采用鎖相環(huán) (PLL)進行頻率合成的一種頻率合成器。其主要優(yōu)點是頻率轉換時間短，并能產(chǎn)生任意小 的頻率增量。這種頻率合成器的原理簡單，易于實現(xiàn)。 頻率合成技術的發(fā)展 頻率合成技術起源于上世紀 30年代，其發(fā)展迅速，至今已經(jīng)歷了三代頻率合成器。 隨著電子技術的不斷發(fā)展。完成這一功能的裝置被稱為頻率合成器。目前的數(shù)字信號發(fā)生器的設計大多朝著這一設計理念發(fā)展。 第二種方式 是 基于 FPGA的 SOPC片上可編程嵌入式系統(tǒng)方式。 MAX038的輸出頻率范圍在 — 20MHz之間，這樣就限制了產(chǎn)生波形的輸出頻率，另外 MAX038芯片是一個壓控芯片，即頻 率的變換需要通過調節(jié)電壓實現(xiàn)，不易數(shù)控調頻。該系統(tǒng)實現(xiàn)的輸出波形頻率在 l0Hz— 10MHz之間，頻率偏低且輸出波形頻率不易數(shù)控調節(jié)。如文獻 [2]便是采用這種設計方式。目 前，數(shù)字信 號發(fā)生器的設計主要有以下兩 xx 大學學士學位論文 2 種方式 。 如今，隨著百萬門以上的大規(guī)模可編程邏輯器件的陸續(xù)面世，以及嵌入式處理器軟核的成熟，使得 SOPC(system on a programmable chip)步入大規(guī)模應用階段，在一片 FPGA上實現(xiàn)一個完備的數(shù)字處理系統(tǒng)已成為可能。 隨著現(xiàn)代電子、計算機和信號處理等技術的發(fā)展，極大促進了數(shù)字化技術在電子測量儀器中的應用，使原有的模擬信號處理逐步被數(shù)字信號處理所代替，從而擴充了儀器信號的處理能力，提高了信號測量的準確度、精度和變換速度。這時期的信號發(fā)生器多以軟件為主，實質是采用微處理器對 DAC的程序控制，就可以得到各種簡單的波形。 自 60年代以來信號發(fā)生器有了迅速的發(fā)展，出現(xiàn)了函數(shù)發(fā)生器，這個時候的信號發(fā)生器多采用模擬電子技術，由分立元件或模擬集成電路構成，其 結 構復雜，且僅能產(chǎn)生正弦波、方波、鋸齒波和三角波等幾種簡單波形，由于模擬電路的漂移較大，使其輸出的波形的幅度穩(wěn)定性差，而且模擬器件構成 的電 路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復雜的信號波電路結構非常復雜。由于早期的信號發(fā)生器機械結構比較復雜，功率比較大，因此發(fā)展速度比較慢。隨著通訊和雷達技術的發(fā)展， 40年代出現(xiàn)了主要用于測試各種接收標準的信號發(fā)生器，使信號發(fā)生器從定性分析的測試儀器發(fā)展成定量分析的儀器。信號發(fā)生器的種類繁多，如：脈沖信號發(fā)生器、函數(shù)信號發(fā)生器、掃頻信號發(fā)生器等，這些信號發(fā)生 器的主要功能是為待測器件或設備提供不同頻率、不同波形的電壓、電流信號，例如：正弦波、方波、三角波、鋸齒波等 [1]。 關鍵詞 直接數(shù)字頻率合成器 ； 信號發(fā)生器 ； 現(xiàn)場可編程門陣列 xx 大學學士學位論文 II Digital Phase Shifter Signal Generator Base on DDS Abstract The frequency source is the radar, the correspondence， the electronic countermeasure and the electronic system realization high performance target key, the very many modem electronic installation and the system function all directly relies on in uses the frequency source the performance， therefore the frequency source is explained by the people for the multitudinous electronic system” the heart”． But the high performance frequency source realizes now through the direct digital frequency synthesizes(DDS). Direct digital synthesizing is a new frequency synthesizing technology, which adopts phase increment controled by d