【正文】 出條件下溫度每升高 1℃，輸出電壓變化的百分?jǐn)?shù)作為溫度系數(shù)。 DAC0808 的最大誤差為+% 。 DAC0808 的最大滿刻度偏差為+1LSB 。DAC0808 的分辨率為 1/256。（2) 用輸出模擬電壓的最小值與最大值的比值表示。DAC0832主要是用于波形的數(shù)據(jù)的傳送，是本題目電路中的主要芯片一、D/A 轉(zhuǎn)換器的性能指標(biāo)：：輸出模擬電壓應(yīng)能區(qū)分 0～2n1 共 2n個(gè)輸入數(shù)字量。而雙緩沖方式適用于在需要同時(shí)輸出幾路模擬信號的場合，每一路模擬量輸出需一片 DAC0832芯片，構(gòu)成多個(gè) DAC0832同步輸出電路，程序簡單化，但是電路線路連接比較復(fù)雜。 特殊情況下可采用雙緩沖輸入方式，即把兩個(gè)寄存器都分別接成受控方式制作低頻信號發(fā)生器有許多方案：主要有單緩沖方式，雙緩沖方式和直通方式。 當(dāng) WR2和 XFER同時(shí)有效時(shí)，8 位 DAC寄存器端為高電平“1”，此時(shí) DAC寄存器的輸出端 Q跟隨輸入端 D也就是輸入寄存器 Q端的電平變化；反之，當(dāng)端為低電平“0”時(shí)，第一級 8位輸入寄存器 Q端的狀態(tài)則鎖存到第二級 8位 DAC寄存器中，以便第三級 8位DAC轉(zhuǎn)換器進(jìn)行 D/A轉(zhuǎn)換。(7) AGND：模擬量地，即模擬電路接地端。VREF 端與D/A內(nèi)部 T形電阻網(wǎng)絡(luò)相連。(4) RFB：反饋電阻引出端，DAC0832 內(nèi)部已經(jīng)有反饋電阻，所以 RFB 端可以直接接到外部運(yùn)算放大器的輸出端，這樣相當(dāng)于將一個(gè)反饋電阻接在運(yùn)算放大器的輸出端和輸入端之間。(2) IOUT1：模擬電流輸出端 1，當(dāng) DAC寄存器中數(shù)據(jù)全為 1時(shí)，輸出電流最大，當(dāng) DAC寄存器中數(shù)據(jù)全為 0時(shí)，輸出電流為 0。　　DAC0832 同 CPU的接口如圖 作為微處理器的一個(gè)端口，用地址92H的選通作為 和 的控制信號，微處理器的寫信號直接來控制 和 。其中有輸出電壓各自極性固定的單位性輸出和在隨動系統(tǒng)中輸出電壓有正負(fù)極性的雙極性輸出兩種輸出方式。當(dāng) 為低電平， 輸入負(fù)脈沖時(shí)，則在 LE產(chǎn)生正脈沖；其中 LE為高電平時(shí)，DAC 寄存器的輸入與輸出的狀態(tài)一致，LE負(fù)跳變，輸入寄存器內(nèi)容存入 DAC寄存器。當(dāng) ILE為高電平， 為低電平，為負(fù)脈沖時(shí)，在 LE產(chǎn)生正脈沖；其中 LE為高電平時(shí)，輸入寄存器的狀態(tài)隨數(shù)據(jù)輸入線狀態(tài)變化，LE 的負(fù)跳變將輸入數(shù)據(jù)線上的信息存入輸入寄存器。有時(shí)，微機(jī)控制系統(tǒng)要求同時(shí)輸出多個(gè)模擬量參數(shù)，此時(shí)對應(yīng)于每一種參數(shù)需要一片 DAC0832，每片 DAC0832的轉(zhuǎn)換時(shí)間相同，就可采用 DAC寄存器對 CPU分時(shí)輸入到輸入寄存器的各參數(shù)在同一時(shí)刻開始鎖存，進(jìn)而同時(shí)產(chǎn)生各模擬信號?！　AC0832 由 8位輸入寄存器、8 位 DAC寄存器和 8位 D/A轉(zhuǎn)換電路組成。 該片邏輯輸入滿足 TTL電壓電平范圍，可直接與 TTL電路或微機(jī)電路相接，下面是芯片電路原理圖 320圖 39 DAC0832電路原理圖如圖 39所示，待轉(zhuǎn)換的 8位數(shù)字量由芯片的 8位數(shù)據(jù)輸入線 D0～D7 輸入，經(jīng)DAC0832轉(zhuǎn)換后，通過 2個(gè)電流輸出端 IOUT1和 IOUT2輸出，IOUT1 是邏輯電平為1的各位輸出電流之和，IOUT2 是邏輯電平為0的各位輸出電流之和。要是需要相應(yīng)的模擬信號，可通過一個(gè)高輸入阻抗的線性運(yùn)算放大器實(shí)現(xiàn)這個(gè)供功能。：◆輸入的數(shù)字量為 8位；◆采用 CMOS工藝，所有引腳的邏輯電平與 TTL兼容；◆數(shù)據(jù)輸入可以采用雙緩沖、單緩沖和直通方式；◆轉(zhuǎn)換時(shí)間：1us；◆精度：1LSB；◆分辨率：8 位；◆單一電源：5—15V，功耗 20mw；◆參考電壓：10—+10V；DAC0832內(nèi)部結(jié)構(gòu)資料:芯片內(nèi)有兩級輸入寄存器，使 DAC0832具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各種電路的需要(如要求多路 D/A異步輸入、同步轉(zhuǎn)換等)。DAC0832 與單片機(jī)接成數(shù)據(jù)直接寫入方式，當(dāng)單片機(jī)把一個(gè)數(shù)據(jù)寫入 DAC寄存器時(shí)，DAC0832 的輸出模擬電壓信號隨之對應(yīng)變化。 波形表生成由于 DDS中波形表存儲器是采用 FPGA芯片內(nèi)部的 LPM_ROM實(shí)現(xiàn),故波形表可以 VHDL 文件形式存入 LPM_ROM中,具體實(shí)現(xiàn)見附錄 2。相位/幅度轉(zhuǎn)換電路中的主要問題在于 ROM的大小。 在 FPGA（針對 Altera公司的器件）中，ROM 一般由 EAB實(shí)現(xiàn)，且 ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用 FPGA的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點(diǎn)。 相位/幅度轉(zhuǎn)換電路相位/幅度轉(zhuǎn)換電路是 DDS電路中的另一個(gè)關(guān)鍵部分。因此，具體實(shí)現(xiàn)時(shí)分別采用了4個(gè)和 8個(gè) 4位累加器，以流水線的方式實(shí)現(xiàn) 16位累加器和 32位加法器。設(shè)計(jì)中整個(gè)系統(tǒng)只加入了一級流水線來提高速度。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無誤。然而由于進(jìn)位鏈必須位于臨近的 LAB（邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時(shí)過長的進(jìn)位鏈也會制約整個(gè)系統(tǒng)速度的提高。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）15 相位累加器電路設(shè)計(jì)在用 FPGA設(shè)計(jì) DDS電路的時(shí)候，相位累加器是決定 DDS電路性能的一個(gè)關(guān)鍵部分。本設(shè)計(jì)中采用 Altera公司的 FLEX10K系列芯片 EPF10K10LC844，作為實(shí)現(xiàn) DDS的FPGA芯片。同時(shí)，可為用戶提供多達(dá) 3K 8位的片內(nèi) RAM，其雙口 RAM為獨(dú)立的讀寫操作提供了?獨(dú)立的讀、寫端口，且每個(gè) I/O口都有寄存器；PLL 時(shí)鐘管理和時(shí)鐘增強(qiáng)電路提高了系統(tǒng)的性能，并且可以提供時(shí)鐘倍頻；專用進(jìn)位鏈路，可實(shí)現(xiàn)快速加法器和計(jì)數(shù)器功能；專用級聯(lián)鏈路，支持系統(tǒng)集成；支持多時(shí)鐘系統(tǒng)的低時(shí)滯要求；具有 JTAG邊界掃描測試內(nèi)速電路；Altera 的 I/O多重電壓 FineLine BGA封裝極大的提高了 FLEX10K系列的靈活性和適應(yīng)性。綜合考慮設(shè)計(jì)、仿真和調(diào)試的全過程，在此主要考慮選用 Altera公司的 FLEX10K系列的 FPGA芯片。 FPGA器件的選擇FPGA是現(xiàn)場可編程門陣列(Field Programmable Gate Array)的英語縮寫，它是在陣列的各個(gè)節(jié)點(diǎn)放上由門 、觸發(fā)器等做成的邏輯單元，并在各個(gè)單元之間預(yù)先制作了許多連線。根據(jù)設(shè)計(jì)的具體要求，還設(shè)計(jì)了一個(gè)系統(tǒng)控制電路，這一電路可靈活設(shè)計(jì)，以突出 FPGA的優(yōu)點(diǎn)所在。新的數(shù)據(jù)送到相位累加器時(shí)，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片頻率合成器之間的相位差。(3)在第一次傳送數(shù)據(jù)之前必須先使頻率合成器復(fù)位，以保證其輸出的相位是可知的。要使兩路輸出信號同步，必須使用外部 I／O 更新時(shí)鐘，同時(shí)必須使參考時(shí)鐘信號(REFCLK)與外部 I／O 更新時(shí)鐘(UPDATE CLK)上升沿之間滿足圖 。(2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過一個(gè)更新時(shí)鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。因此在布線時(shí)必須精心設(shè)計(jì)，使從 FPGA輸出參考時(shí)鐘的引腳到兩個(gè)頻率合成器芯片的參考時(shí)鐘輸入引腳的引線距離相等，以保證系統(tǒng)時(shí)鐘同步。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）11圖 移相示意圖若輸出信號 A和 B的相位差可調(diào)，須保證兩路信號同步，故應(yīng)滿足以下條件：(1)輸入到兩個(gè)頻率合成器芯片的參考時(shí)鐘之間的相位偏移要足夠小。則稱 A超前 Bφ176。之間。則相差的范圍就在 0176。兩路信號的相位不同，便存在相位差，簡稱相差。整個(gè) DDS電路的電路結(jié)構(gòu)如圖 。相位累加器的輸出對應(yīng)于該合成周期信號的相位，并且這個(gè)相位是周期性的，在 0～2 范圍內(nèi)起變?化。具體方案如下:累加器由加法器和 D觸發(fā)器級聯(lián)組成。 FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器本設(shè)計(jì)基于 DDS的基本原理，利用 Altera公司的 FPGA芯片 FLEX10系列器件設(shè)法將波形采樣點(diǎn)的值依次通過數(shù)模轉(zhuǎn)換器（MDAC）轉(zhuǎn)換成模擬量輸出,可達(dá)到預(yù)期的目的，具有較高的性價(jià)比。如果設(shè)定累加器的初始相位，則可以對輸出信號進(jìn)行相位控制。當(dāng)相位累加器加滿量時(shí)就會產(chǎn)生一次溢出，溢出頻率就是 DDS輸出的信號頻率。波形存儲器的輸出送到 D/A轉(zhuǎn)換器，D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù) K相加；另一方面以相加后的結(jié)果形成正弦查詢表的地址,取出表中與該相位對應(yīng)的單元中的幅度量化正弦函數(shù)值，作為取樣地址值送入幅度/相位轉(zhuǎn)換電路（即圖 存儲器）。圖 直接數(shù)字頻率合成器原理框圖相位累加器由 N位加法器與 N位累加寄存器級聯(lián)構(gòu)成，其原理框圖如圖 。 DDS的基本原理直接數(shù)字頻率合成器（DDFS）的基本原理：DDS 是利用采樣定理，根據(jù)相位間隔對正弦信號進(jìn)行取樣、量化、編碼，然后儲存在 EPROM中構(gòu)成一個(gè)正弦查詢表，通過查表法產(chǎn)生波形 [10]。：最小系統(tǒng)：用按鍵來控制輸出波形的種類和數(shù)值的輸入：采用 LCD顯示波形的頻率系統(tǒng)要求是便攜式低功耗的，所以在硬件電路建立前首先粗略計(jì)算一下整個(gè)系統(tǒng)所需的功耗。最后通過聯(lián)調(diào)仿真，做出電路板成品。在通過顯示部分顯示其頻率，和波形。比較兩種方案，方案二設(shè)計(jì)簡單，易于單片機(jī)控制，故選方案二。方案二：運(yùn)用 FPGA構(gòu)成的相位累加器對 EEPROM進(jìn)行尋址。根據(jù)置數(shù)不同，可以輸出不同的頻率的計(jì)數(shù)脈沖，再經(jīng)計(jì)數(shù)器計(jì)數(shù)對存儲器尋址，頻率控制尋址頻率，從而控制輸出波形的頻率。 存儲器尋址方案方案一：采用移位寄存器 74164對 BCD乘法器 14527進(jìn)行設(shè)置。它可通過左右兩邊的任一組 I/O進(jìn)行異步的存儲器讀寫操作，避免了系統(tǒng)總線隔離[17]。方案二：采用特殊存儲器雙口 RAM。本設(shè)計(jì)要實(shí)現(xiàn)編輯功能，故必須選擇隨機(jī)存儲器或不揮發(fā)性讀寫存儲器。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）8（2）外存儲器 由于本設(shè)計(jì)選用的單片機(jī)為 MSC51系列的 8051，它相對于高速的 FPGA來說速度太慢，因此對單片機(jī)擴(kuò)展外部數(shù)據(jù)存儲器和波形存儲器。第一種方法容量最大，但速度最慢，且編程比較麻煩；第二種方法速度最快，但容量非常?。坏谌N方法兼顧了兩者的優(yōu)點(diǎn)，克服了其缺點(diǎn)。方法二：由邏輯方式在 FPGA中實(shí)現(xiàn)。實(shí)現(xiàn)方案：將歸一化的正弦波存儲在 32KEEPROM中，波形存儲 64個(gè)點(diǎn)。方法一：外接 ROM用單片機(jī)來完成。需存儲在 RAM中的波形數(shù)據(jù)是由單片機(jī)采集外部數(shù)據(jù),對 ROM中存儲的標(biāo)準(zhǔn)波形進(jìn)行各種相應(yīng)的運(yùn)算而得到。故只要在初始時(shí)刻，通過對計(jì)數(shù)器預(yù)置不同的初值即可形成兩路信號間不同的相位差，從而達(dá)到調(diào)節(jié)信號間相位的目的。這種處理方式的實(shí)質(zhì)是將延時(shí)的時(shí)間映射為信號間的相位值。另一種是先將參考信號整形為方波信號，并以此信號為基準(zhǔn)，延時(shí)產(chǎn)生另一個(gè)同頻的方波信號，再通過波形變換電路將方波信號還原成正弦波信號。相位差的值與數(shù)據(jù)表中數(shù)據(jù)的總個(gè)數(shù)及數(shù)據(jù)地址的偏移量有關(guān)。數(shù)字移相技術(shù)的核心是先將模擬信號數(shù)字化，移相后再還原成模擬信號。就合成信號質(zhì)量而言，專用 DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用 FPGA也能輸出較高質(zhì)量的信號，雖然達(dá)不到專用 DDS芯片的水平，但信號精度誤差在允許范圍之內(nèi)。 雖然有的專用 DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。Altera 的 PLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開發(fā)工具和豐富的 IP核、宏功能庫等，因此Altera的產(chǎn)品獲得了廣泛的應(yīng)用?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、可編程，以及有強(qiáng)大 EDA軟件支持等特性，十分適合實(shí)現(xiàn) DDS技術(shù)。 可編程正弦波發(fā)生器芯片 ML2035設(shè)計(jì)巧妙，具有可編程、使用方便、價(jià)格低廉等優(yōu)點(diǎn)，應(yīng)用范圍廣泛，適合需要低成本、高可靠性的正弦信號的場合。 ML2035生成的頻率較低(0～25KHZ)，一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。ML2035 特性：(1)輸出頻率為 0～25KHZ，在時(shí)鐘輸入為 (～+)，輸出正弦波信號的峰－峰值為Vcc；(2)高度集成化，無需或僅需極少的外接元件支持，自帶 3～12MHZ 晶體振蕩電路；(3)兼容的 3線 SPI串行輸入口，帶雙緩沖，能方便地配合單片機(jī)使用；(4)增益誤差和總諧波失真很低。調(diào)節(jié) DAC滿量程輸出電流，需外接一個(gè)電阻 Rset，其調(diào)節(jié)關(guān)系是 Iset=32()，滿量程電流為 10～20mA [14]。 AD9850采用 32位相位累加器，截?cái)喑?14位，輸入正弦查詢表，查詢表輸出截?cái)喑?10位，輸入到 DAC。先進(jìn)的 CMOS工藝使 AD9850不僅性能指標(biāo)一流，而且功耗少，在 ，功耗僅為 155mW。AD9850 接口控制簡單，可以用 8位并行口或串行口直接輸入頻率、相位等控制數(shù)據(jù)。接上精密時(shí)鐘源，AD9850 可產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。下面僅對比較常用的 AD9850芯片作一個(gè)簡單介紹。Qualm 公司推出了DDS系列 Q22Q22Q233Q22Q2368，其中 Q2368的時(shí)鐘頻率為 130MHZ，分辨率為 ，雜散控制為76dBc，變頻時(shí)間為 ；美國 AD公司也相繼推出了他們的 DDS系列：AD9850、AD985可以實(shí)現(xiàn)線性調(diào)頻的 AD985兩路正交輸出的 AD9854以及以 DDS為核心的 QPSK調(diào)制器 AD985數(shù)字上變頻器 AD9856和