【正文】 當(dāng)某個(gè)器件被創(chuàng)造出來后，如果在創(chuàng)新上遇到了瓶頸，若要再次提升該器件的性能，則要靠制造工藝的發(fā)展 。因?yàn)?CPLD 的布線是固定對(duì)的，所以從輸入到輸出的延時(shí)可以計(jì)算出來也是固定的，用 TPD 來表示延時(shí)，它是 CPLD 速度等級(jí)的象征，同時(shí)也標(biāo)明了該 CPLD 可以達(dá)到的最高頻率。 (3)布線矩陣 與 FPGA 相比， CPLD 對(duì)的布線比較簡(jiǎn)單，當(dāng)有功能程序輸入 CPLD 的 時(shí)候， CPLD 在內(nèi)部實(shí)際上是完成一個(gè)打節(jié)點(diǎn)的動(dòng)作，從而實(shí)現(xiàn)宏單元之間的聯(lián)系。 在 CPLD 中，有個(gè)概念叫做乘積項(xiàng)，它本質(zhì)上是一個(gè)陣列。 (2)基本邏輯單元 CPLD 中，有一些單元的組成部分比較多，有與門陣列，或門陣列，以及相應(yīng)的觸發(fā)器。 xx 大學(xué)畢業(yè)設(shè)計(jì) (論文 ) 2 CPLD 由可編程邏輯宏單元及相應(yīng)互連矩陣構(gòu)成。 直接頻率合成 (DDS)有輸出波 形靈活且相位連續(xù)、頻率穩(wěn)定度高、輸出頻率分辨率高、頻率轉(zhuǎn)換速度快、輸出噪聲低、集成度高、功耗低、體積小等特點(diǎn)，因此它受到越來越多的重視和運(yùn)用。比如，在雷達(dá)探測(cè)發(fā)射機(jī)的調(diào)制器載頻信號(hào)由他供應(yīng)，除此之外也為接收機(jī)提供信號(hào)；在測(cè)試儀器中，它可單獨(dú)作為標(biāo)準(zhǔn)信號(hào)源；不僅如此，在數(shù)字調(diào)制方面，它調(diào)制實(shí)現(xiàn) FSK、 QPSK、 BPSK ；在擴(kuò)頻通信領(lǐng)域，它可實(shí)現(xiàn) CDMA 工作方式，它還可以實(shí)現(xiàn)多種規(guī)律的跳頻模式。因此 ， 直接數(shù)字頻率合成 (DDS)得到非常多的使用。近 30 年來，隨著 VLSI(VeryLarge Scale Integration)，超大規(guī)模集成電路 )、 FPGA(Field Programmable Gate Array 可編程門陣列 )、 CPLD(Complex Programmable Logic Device 復(fù)雜可編程器件 )等技術(shù)的出現(xiàn)以及對(duì) DDS 理論的深入理解，DDS 技術(shù)發(fā)展迅猛。 關(guān)鍵詞 ： 直接數(shù)字頻率合成 (DDS)， CPLD， VHDL， D/A 轉(zhuǎn)換 xx 大學(xué)畢業(yè)設(shè)計(jì) (論文 ) II ABSTRACT DDS (direct digital frequency synthesis techniques) is the concept of the phase needed to direct synthesis of a new theory of the waveform， in recent years， as VLSI (very large scale integrated circuit)， FPGA (Field Programmable Gate Array)， CPLD (plex programmable device) as well as the emergence of technologies such as DDS theory and further research， DDS technology has been rapid development. This article uses the VHDL language， the CPLD and D / A conversion circuit， filter circuit， the amplitude amplification circuit support， to achieve a sine wave， square wave and triangular wave generation and related requirements. This paper first describes the topic relevant background and significance， CPLD related presentations， and then VHDL language and quartusⅡ related presentations， and on this basis， introduced the principle of DDS and the overall design: the CPLD control center uses its own with resources to handle keyboard input values to obtain the frequency control word， and then through quadrant maps， tables and other DDS sine ROM module generates a sine wave， square wave and triangular wave， waveform frequency by the keyboard input frequency. Key words： DDS(Direct Digital Synthesizer)， CPLD， VHDL， DAC xx 大學(xué)畢業(yè)設(shè)計(jì) (論文 ) 目錄 摘 要 .................................................................................................................................................I ABSTRACT ........................................................................................................................................... II 第一章 引 言 ...................................................................................................................................... 1 課題背景及意義 ........................................................................................................................ 1 課題研究背景 .......................................................................................................................... 1 課題研究意義 .......................................................................................................................... 1 FPGA/CPLD 簡(jiǎn)介 ....................................................................................................................... 1 的基本結(jié)構(gòu)及 PLD 的發(fā)展方向 [5].............................................................................. 1 的基本結(jié)構(gòu) ................................................................................................................. 1 本課題使用的 CPLD ......................................................................................................... 3 課題研究?jī)?nèi)容及章節(jié)安排 ........................................................................................................... 4 第二章 DDS 技術(shù)的基本原理及特點(diǎn)分析 ................................................................................................ 6 DDS 工作原理 ............................................................................................................................ 6 DDS 基本結(jié)構(gòu) ............................................................................................................................ 6 相位累加器 ....................................................................................................................... 6 ROM 表設(shè)計(jì) ..................................................................................................................... 7 數(shù)模轉(zhuǎn)換器 ...................................................................................................................... 7 低通濾波器 ...................................................................................................................... 7 DDS 參數(shù)計(jì)算 ............................................................................................................................ 8 DDS 技術(shù)特點(diǎn) ........................................................................................................................... 8 本章小結(jié) .................................................................................................................................... 9 第三章 DDS 信號(hào)發(fā)生器系統(tǒng)設(shè)計(jì)方案 ................................................................................................. 10 系統(tǒng)總體結(jié)構(gòu) ........................................................................................................................... 10 外圍電路 .................................................................................................................................. 10 LCD 顯示接口 ............................................................................................................... 10 數(shù)模 轉(zhuǎn)換電路 ................................................................................................................. 11 DDS 模塊以及其它功能模塊的設(shè)計(jì) .......................................................................................... 12 相位累加器模塊 .....................................